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    本發明的一個方式提供一種抑制耗電量的增大且實現微細化的半導體裝置以及該半導體裝置的製造方法。此外，本發明的一個方式還提供一種賦予穩定的電特性的可靠性高的半導體裝置以及該半導體裝置的製造方法。藉由對氧化物半導體膜照射由電場加速的離子減少該氧化物半導體膜的表面的平均面粗糙度，可以抑制電晶體的洩漏電流及耗電量的增大。再者，藉由進行加熱處理將氧化物半導體膜形成為包括具有與該氧化物半導體膜表面垂直的c軸的結晶，可以抑制可見光或紫外光的照射所引起的氧化物半導體膜的電特性的變化。
    公开号:TW201306100A
    申请号:TW101120142
    申请日:2012-06-05
    公开日:2013-02-01
    发明作者:Kyoko Yoshioka；Junichi Koezuka；Shinji Ohno；Yuichi Sato；Shinya Sasagawa
    申请人:Semiconductor Energy Lab；
    IPC主号:H01L29-00
    专利说明:
    半導體裝置以及該半導體裝置的製造方法
    本說明書所公開的發明係關於一種利用半導體元件的半導體裝置及該半導體裝置的製造方法。
    使用形成在具有絕緣表面的基板上的半導體薄膜構成電晶體的技術引人注目。該電晶體廣泛地應用於電子裝置諸如積體電路(IC)、影像顯示裝置(顯示裝置)等。此外，作為可以應用於電晶體的半導體薄膜，使用氧化物半導體等的寬能隙半導體的技術引人注目。
    例如，在專利文獻1中可以確認到由In-Ga-Zn-O類氧化物構成的非晶氧化物半導體膜能夠應用於薄膜電晶體的通道形成區域。
    [專利文獻1]日本專利申請公開第2004-103957號公報
    為了實現進一步的高速化、低耗電量化以及高集體化，電晶體正在不斷地微細化。上述使用氧化物半導體膜的電晶體也與此同樣地需要謀求微細化而實現高速化、低耗電量化以及高集體化。
    但是，當實現電晶體的微細化時，不能忽略氧化物半導體膜上面的凹凸。特別是，在頂閘極型電晶體中，在氧化物半導體膜上面的平坦性低的情況下有如下憂慮：因該氧化物半導體膜上面的凹凸而局部性地形成閘極絕緣膜的覆蓋性低的部分。因在閘極絕緣膜中局部性地形成覆蓋性低的部分而有導致電晶體的洩漏電流增大且該電晶體的耗電量也增大的危險性。而且，電晶體的微細化進展而閘極絕緣膜的厚度越薄，發生上述情況的危險性越高。
    此外，氧化物半導體膜有其電特性因可見光或紫外光的照射而變化的憂慮。這導致使用該氧化物半導體膜的電晶體的電特性變動，並降低半導體裝置的可靠性。
    於是，所公開的發明的一個方式的課題之一是提供一種抑制耗電量的增大且實現微細化的半導體裝置以及該半導體裝置的製造方法。此外，所公開的發明的一個方式的課題之一是提供一種賦予穩定的電特性的可靠性高的半導體裝置以及該半導體裝置的製造方法。
    在所公開的發明中，對氧化物半導體膜照射由電場加速的離子減少該氧化物半導體膜的表面的平均面粗糙度。由此，可以抑制使用該氧化物半導體膜的電晶體的洩漏電流的增大及耗電量的增大。此時，作為離子使用由與包含在該氧化物半導體膜中的元素相同的種類的元素構成的離子較佳，使用由與包含在該氧化物半導體膜中的原子序數最小的元素相同的種類的元素構成的離子更佳。例如，作為離子使用氧離子較佳。再者，在所公開的發明中，對氧化物半導體膜進行加熱處理將氧化物半導體膜形成為包括具有與該氧化物半導體膜的表面垂直的c軸的結晶。由此，可以抑制可見光或紫外光的照射所引起的氧化物半導體膜的電特性變化。更明確而言，可以採用下面的製造方法。
    所公開的發明的一個方式是一種半導體裝置的製造方法，包括如下步驟：在絕緣表面上形成氧化物半導體膜；對氧化物半導體膜照射氧離子，將該氧化物半導體膜的表面的平均面粗糙度設定為0.1nm以上且0.6nm以下；在氧化物半導體膜上形成閘極絕緣膜；在閘極絕緣膜上形成與氧化物半導體膜重疊的閘極電極；以及在對氧化物半導體膜照射氧離子之後，對氧化物半導體膜進行加熱處理，來形成包括結晶的氧化物半導體膜，該結晶具有與該氧化物半導體膜的表面大致垂直的c軸。
    在上述半導體裝置的製造方法中，使用離子植入法照射氧離子較佳。此外，在上述半導體裝置的製造方法中，也可以使用離子摻雜法照射氧離子，使用電漿侵入離子植入法照射氧離子或照射包括氧離子的氣體簇離子束。
    所公開的發明的另一個方式是一種半導體裝置的製造方法，包括如下步驟：在絕緣表面上形成氧化物半導體膜；對氧化物半導體膜照射氟離子，將該氧化物半導體膜的表面的平均面粗糙度設定為0.1nm以上且0.6nm以下；在氧化物半導體膜上形成閘極絕緣膜；在閘極絕緣膜上形成與氧化物半導體膜重疊的閘極電極；以及在對氧化物半導體膜照射氟離子之後，對氧化物半導體膜進行加熱處理，來使氟從該氧化物半導體膜脫離且形成包括結晶的氧化物半導體膜，該結晶具有與該氧化物半導體膜的表面大致垂直的c軸。
    在上述半導體裝置的製造方法中，使用離子植入法照射氟離子較佳。此外，在上述半導體裝置的製造方法中，也可以使用離子摻雜法照射氟離子，使用電漿侵入離子植入法照射氟離子或照射包括氟離子的氣體簇離子束。
    所公開的發明的另一個方式是一種半導體裝置的製造方法，包括如下步驟：在絕緣表面上形成氧化物半導體膜；在氧氛圍下對氧化物半導體膜進行電漿處理，將該氧化物半導體膜的表面的平均面粗糙度設定為0.1nm以上且0.6nm以下；在氧化物半導體膜上形成閘極絕緣膜；在閘極絕緣膜上形成與氧化物半導體膜重疊的閘極電極；以及在氧氛圍下對氧化物半導體膜進行電漿處理之後，對氧化物半導體膜進行加熱處理，來形成包括結晶的氧化物半導體膜，該結晶具有與該氧化物半導體膜的表面大致垂直的c軸。
    在上述半導體裝置的製造方法中，包括結晶的氧化物半導體膜較佳在從該氧化物半導體膜的表面到5nm的深度的區域中包括結晶，該結晶具有與該氧化物半導體膜的表面大致垂直的c軸。此外，較佳為將閘極絕緣膜的厚度設定為5nm以上且15nm以下。
    所公開的發明的另一個方式是一種半導體裝置，包括：形成在絕緣表面上的氧化物半導體膜；形成在氧化物半導體膜上的閘極絕緣膜；以及與氧化物半導體膜重疊地形成在閘極絕緣膜上的閘極電極，其中，該氧化物半導體膜的表面的平均面粗糙度為0.1nm以上且0.6nm以下，且該氧化物半導體膜包括具有與其表面大致垂直的c軸的結晶。
    在上述半導體裝置中，包括結晶的氧化物半導體膜較佳為在從該氧化物半導體膜的表面到5nm的深度的區域中包括結晶，該結晶具有與該氧化物半導體膜的表面大致垂直的c軸。此外，在上述半導體裝置中，較佳為將閘極絕緣膜的厚度設定為5nm以上且15nm以下。
    另外，在本說明書等中，“上”或“下”不侷限於構成要素的位置關係為“直接在xx之上”或“直接在xx之下”。例如，“閘極絕緣層上的閘極電極”不排除閘極絕緣層與閘極電極之間具有其他構成要素的情況。
    另外，在本說明書等中，“電極”或“佈線”不限定構成要素的功能。例如，有時將“電極”用作“佈線”的一部分，反之亦然。再者，“電極”或“佈線”還包括多個“電極”或“佈線”形成為一體的情況等。
    此外，在採用極性不同的電晶體的情況下或在電路工作中電流方向發生變化的情況等下，“源極”和“汲極”的功能有時互相調換。因此，在本說明書中，可以互相調換使用“源極”和“汲極”。
    另外，在本說明書等中，“電連接”包括藉由“具有某種電作用的元件”連接的情況。這裏，“具有某種電作用的元件”只要可以進行連接目標間的電信號的授受，就對其沒有特別的限制。
    例如，“具有某種電作用的元件”不僅包括電極和佈線，而且還包括電晶體等的切換元件、電阻元件、電感器、電容器、具有其他各種功能的元件等。
    注意，在本說明書等中，平均面粗糙度(Ra)是指為了可以應用於曲面而將在JISB0601：2001(ISO4287：1997)中定義的算術平均粗糙度擴大為三維來得到的值，使用“將從基準面到指定面的偏差的絕對值平均來得到的值”表示Ra。
    然後，當將指定面表示為Z=F(X，Y)時，平均面粗糙度(Ra)由“將從基準面到指定面的偏差的絕對值平均來得到的值”表示，並由以下算式定義。
    在此，指定面是指成為粗糙度測量目標的表面，且是指用座標(X1，Y1，F(X1，Y1))、(X1，Y2，F(X1，Y2))、(X2，Y1，F(X2，Y1))、(X2，Y2,F(X2，Y2))的四個點表示的四角形區域。
    此外，將指定面投影在XY平面上的長方形的面積為S0，基準面的高度(指定面的平均高度)為Z0。可以利用原子力顯微鏡(AFM：Atomic Force Microscope)測量Ra。
    根據所公開的發明的一個方式可以提供一種抑制耗電量的增大且實現微細化的半導體裝置以及該半導體裝置的製造方法。此外，根據所公開的發明的一個方式可以提供一種賦予穩定的電特性的可靠性高的半導體裝置以及該半導體裝置的製造方法。
    以下，參照圖式說明本發明的實施方式的一例。但是，本發明不侷限於以下的說明，所屬技術領域的普通技術人員可以很容易地理解一個事實就是，其方式及詳細內容在不脫離本發明的宗旨及其範圍的情況下可以被變換為各種各樣的形式。因此，本發明不應該被解釋為僅侷限在以下所示的實施方式所記載的內容中。另外，在下面所說明的實施方式及實施例中，在不同的圖式中對於相同部分或具有相同功能的部分使用相同的元件符號表示，而省略反復說明。
    另外，圖式等所示的各結構的位置、大小、範圍等為了容易理解而有時不表示實際上的位置、大小、範圍等。因此，所公開的發明不一定侷限於圖式等所公開的位置、大小、範圍等。
    另外，本說明書等中的“第一”、“第二”、“第三”等的序數是為了避免構成要素的混同而附記的，而不是用於在數目方面上進行的限制。 [實施方式1]
    在本實施方式中，作為本發明的一個方式，參照圖1A至1E說明使用氧化物半導體膜的電晶體及該電晶體的製造方法。
    圖1A至1E是示出半導體裝置的結構的一個方式的頂閘極結構的電晶體100的製造製程的剖面圖。
    下面，參照圖1A至1E說明電晶體100的製造製程。
    首先，如圖1A所示，在基板51上形成氧化物半導體膜55。一邊加熱基板51，一邊利用濺射法、分子束外延法、原子層沉積法或者脈衝雷射沉積法等可以形成氧化物半導體膜55。氧化物半導體膜55的厚度為2nm以上且200nm以下，較佳為5nm以上且100nm以下，更佳為5nm以上且30nm以下。
    對可以用於基板51的基板沒有大限制，但是基板51較佳為具有絕緣表面，需要至少具有能夠承受在後面進行的加熱處理的程度的耐熱性。例如，可以使用玻璃基板如鋁矽酸鹽玻璃和鋁硼矽酸鹽玻璃等、陶瓷基板、石英基板、藍寶石基板等。另外，作為基板51，也可以採用矽或碳化矽等的單晶半導體基板、多晶半導體基板、矽鍺等的化合物半導體基板等。而且，也可以使用在矽等的半導體基板的表面或由金屬材料構成的導電基板的表面上形成有絕緣層的基板。
    另外，也可以在基板51和氧化物半導體膜55之間設置基底絕緣膜。在此，使用藉由加熱釋放氧的一部分的氧化物絕緣膜形成基底絕緣膜較佳。作為藉由加熱釋放氧的一部分的氧化物絕緣膜，使用其氧含量多於滿足化學計量比的氧的氧化物絕緣膜較佳。將藉由加熱釋放氧的一部分的氧化物絕緣膜用於基底絕緣膜，由此可以在後面的製程中進行加熱處理時使氧擴散到氧化物半導體膜55中。作為藉由加熱釋放氧的一部分的氧化物絕緣膜，典型地可以使用氧化矽、氧氮化矽、氧化鋁、氧氮化鋁、氧化鎵、氧化鉿、氧化釔等。藉由這種氧的擴散，可以減少形成在基底絕緣膜上的氧化物半導體膜55中以及基底絕緣膜和氧化物半導體膜55的介面中的氧缺陷。
    此外，基底絕緣膜也可以不包含氧並可以使用氮化矽、氮化鋁等形成氮化物絕緣膜。另外，作為基底絕緣膜，也可以採用上述氧化物絕緣膜和氮化物絕緣膜的疊層結構，在此情況下，較佳為在氮化物絕緣膜上設置氧化物絕緣膜。藉由作為基底絕緣膜使用氮化物絕緣膜，當作為基板51使用包含鹼金屬等雜質的玻璃基板時，可以防止侵入到氧化物半導體膜55中的鹼金屬等。因為對於氧化物半導體來說，鋰、鈉、鉀等鹼金屬是惡性的雜質，所以較佳為降低氧化物半導體膜中的鋰、鈉、鉀等鹼金屬的含量。氮化物絕緣膜可以藉由CVD法、濺射法等形成。
    較佳為用於氧化物半導體膜55的氧化物半導體至少包含銦(In)或鋅(Zn)。特別佳為包含In及Zn。另外，較佳的是，作為用來減少使用該氧化物半導體的電晶體的電特性不均勻的穩定劑，除了包含銦、鋅以外，還包含鎵(Ga)。另外，作為穩定劑，較佳為包含錫(Sn)。另外，作為穩定劑，較佳為包含鉿(Hf)。另外，作為穩定劑，較佳為包含鋁(Al)。
    另外，作為其他穩定劑，也可以包含鑭系元素的鑭(La)、鈰(Ce)、鍺(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)以及鑥(Lu)中的任何一種或多種。
    在本實施方式中，藉由濺射法形成氧化物半導體膜55。
    例如，作為用於濺射法的靶材可以使用氧化銦；氧化錫；氧化鋅；二元金屬氧化物諸如In-Zn類氧化物、Sn-Zn類氧化物、Al-Zn類氧化物、Zn-Mg類氧化物、Sn-Mg類氧化物、In-Mg類氧化物、In-Ga類氧化物；三元金屬氧化物諸如In-Ga-Zn類氧化物(也稱為IGZO)、In-Al-Zn類氧化物、In-Sn-Zn類氧化物、Sn-Ga-Zn類氧化物、Al-Ga-Zn類氧化物、Sn-Al-Zn類氧化物、In-Hf-Zn類氧化物、In-La-Zn類氧化物、In-Ce-Zn類氧化物、In-Pr-Zn類氧化物、In-Nd-Zn類氧化物、In-Sm-Zn類氧化物、In-Eu-Zn類氧化物、In-Gd-Zn類氧化物、In-Tb-Zn類氧化物、In-Dy-Zn類氧化物、In-Ho-Zn類氧化物、In-Er-Zn類氧化物、In-Tm-Zn類氧化物、In-Yb-Zn類氧化物、In-Lu-Zn類氧化物；以及四元金屬氧化物諸如In-Sn-Ga-Zn類氧化物、In-Hf-Ga-Zn類氧化物、In-Al-Ga-Zn類氧化物、In-Sn-Al-Zn類氧化物、In-Sn-Hf-Zn類氧化物、In-Hf-Al-Zn類氧化物。
    當作為氧化物半導體使用In-Ga-Zn-O類材料時，將所使用的靶材中的金屬元素的原子數比設定為In：Ga：Zn=1：1：1、1：3：2、4：2：3、3：1：2、1：1：2、2：1：3或3：1：4等即可。可以將具有這種原子數比的In-Ga-Zn類氧化物或其組成的近旁的氧化物用作靶材。此外，藉由將靶材的成分比設定為如上比例，容易形成多晶或下述CAAC(C Axis Aligned Crystal)。
    此外，當作為氧化物半導體使用In-Sn-Zn-O類材料時，將所使用的靶材中的金屬元素的原子數比設定為In：Sn：Zn=1：1：1、2：1：3、1：2：2或20：45：35等即可。可以將具有這種原子數比的In-Sn-Zn類氧化物或其組成的近旁的氧化物用作靶材。此外，藉由將靶材的成分比設定為如上比例，容易形成多晶或下述CAAC。
    當作為氧化物半導體使用In-Zn-O類材料時，將所使用的靶材中的原子數比設定為In：Zn=50：1至1：2(換算為莫耳數比則為In2O3：ZnO=25：1至1：4)，較佳為In：Zn=20：1至1：1(換算為莫耳數比則為In2O3：ZnO=10：1至1：2)，更佳為In：Zn=15：1至1.5：1(換算為莫耳數比則為In2O3：ZnO=15：2至3：4)。例如，作為用來形成In-Zn-O類氧化物半導體的靶材，當原子數比為In：Zn：O=X：Y：Z時，滿足Z>1.5X+Y的關係。可以將具有這種原子數比的In-Zn-O類氧化物或其組成的近旁的氧化物用作靶材。
    但是，不侷限於上述材料，根據所需要的半導體特性(遷移率、閾值、不均勻等)可以使用適當的組成的材料。另外，為了獲得所需要的半導體特性，較佳為適當地設定載子密度、雜質濃度、缺陷密度、金屬元素與氧的原子數比、原子間接合距離、密度等的條件。
    例如，當使用In-Sn-Zn類氧化物時可以較容易獲得較高的遷移率。但是，當使用In-Ga-Zn類氧化物時也可以藉由減小塊內缺陷密度來提高遷移率。
    另外，例如“In、Ga、Zn的原子數比為In：Ga：Zn=a：b：c(a+b+c=1)的氧化物的組成近於原子數比為In：Ga：Zn=A：B：C(A+B+C=1)的氧化物的組成”是指a、b、c滿足如下算式：(a-A)2+(b-B)2+(c-C)2 r2。r例如為0.05即可。其他氧化物也是同樣的。
    另外，濺射氣體適當地使用稀有氣體(典型的是氬)氛圍、氧氛圍或稀有氣體和氧的混合氣體。此外，當採用稀有氣體和氧的混合氣體時，較佳為增高氧氣體對稀有氣體的比例。此外，為了防止對氧化物半導體膜的氫、水、羥基、氫化物等的混入，較佳為採用作為濺射氣體使用充分地去除氫、水、羥基、氫化物等的雜質的高純度氣體的氛圍。
    在濺射法中，作為用來產生電漿的電源裝置，可以適當地使用RF電源裝置、AC電源裝置、DC電源裝置等。
    另外，將形成氧化物半導體膜的處理室的洩漏率較佳為設定為1×10-10Pa．m3/秒以下，由此當利用濺射法形成氧化物半導體膜時，可以降低混入到膜中的雜質。這樣，在氧化物半導體膜的成膜製程中，更佳為在氧化絕緣膜的成膜製程中，藉由以儘量抑制雜質的混入的方式設定處理室中的壓力、處理室中的洩漏率等，可以減少氧化物半導體膜所包含的含氫雜質的混入。此外，可以減少從氧化絕緣膜擴散到氧化物半導體膜的氫等雜質。
    此外，氧化物半導體膜55可以是單晶結構或非晶結構。在採用後者時，可以採用非晶結構或多晶結構。另外，可以採用在非晶中包括具有結晶性的部分的結構或不是非晶結構。
    在氧化物半導體膜55具有非晶結構的情況下，當形成氧化物半導體膜55時不進行基板的加熱或以低於200℃的基板溫度，較佳為以低於180℃的基板溫度加熱基板。藉由採用上述步驟形成氧化物半導體膜55，可以使氧化物半導體膜55具有非晶結構。
    此外，作為氧化物半導體膜55，也可以使用具有結晶化的部分的CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor：c軸配向結晶氧化物半導體)膜。另外，在後面詳細地描述CAAC-OS膜。
    在將氧化物半導體膜55形成為CAAC-OS膜的情況下，當形成氧化物半導體膜55時，以將基板溫度設定為超過200℃到700℃以下，較佳為設定為超過300℃到500℃以下，更佳設定為400℃以上且450℃以下的方式加熱基板。像這樣，藉由一邊加熱基板一邊形成氧化物半導體膜55，可以將氧化物半導體膜55形成為CAAC-OS膜。
    然而，有如下憂慮：藉由上述步驟形成的氧化物半導體膜55的表面的平坦性低，並且在該表面上形成有凹凸。因此，當使用氧化物半導體膜55製造頂閘極型電晶體時，有在與氧化物半導體膜55上接觸地形成的閘極絕緣膜中局部性地形成覆蓋性低的部分的憂慮。如果在閘極絕緣膜中局部性地形成覆蓋性低的部分，有電晶體的洩漏電流增大，而該電晶體的耗電量也增大的危險性。而且，隨著電晶體的微細化進展且閘極絕緣膜的厚度變薄，而該危險性增大。
    於是，如圖1B所示，對氧化物半導體膜55照射由電場加速的離子53(至少包含離子即可，並且也可以包含自由基和分子中的任何一個。)提高氧化物半導體膜55的表面的平坦性。在此，將氧化物半導體膜55的表面的平均面粗糙度設定為低於1nm，較佳為設定為0.1nm以上且0.6nm以下，更佳為設定為0.2nm以上且0.5nm以下。
    作為離子53，使用由與包含在氧化物半導體膜55中的元素相同的種類的元素構成的離子較佳，使用由與包含在氧化物半導體膜55中的原子序數最小的元素相同的種類的元素構成的離子更佳。例如，作為離子53使用氧離子，即可。此時，也可以包含氧自由基或氧分子。
    另外，當作為離子53使用由與包含在氧化物半導體膜55中的金屬元素相同的種類的元素構成的離子時，需要考慮藉由離子53的照射添加到氧化物半導體膜55中的金屬元素並設定形成該氧化物半導體膜55時的靶材的成分比。
    為了藉由照射離子53提高氧化物半導體膜55的平坦性，可以使用離子植入法、離子摻雜法、電漿侵入離子植入法(PIII：Plasma Immersion Ion Implantation)等。此外，也可以照射包含離子53的氣體簇離子束(GCIB：Gas Cluster Ion Beam)提高氧化物半導體膜55的平坦性。
    在本實施方式中，離子植入法是指一種方法，其中使原料氣體電漿化來抽出包含在該電漿中的離子種，對該離子種進行質量分離，對具有指定品質的離子種進行加速，並將該離子種以離子束的方式注入到目標物中。
    此外，在本實施方式中，離子摻雜法是指一種方法，其中使原料氣體電漿化來抽出包含在該電漿中的離子種，在不對該離子種進行質量分離的狀態下直接由電場加速而將該離子種照射到目標物，並使目標物包含構成該離子種的元素。
    另外，在本實施方式中，電漿侵入離子植入法還被稱為電漿源離子植入法(PSII：Plasma Source Ion Implantation)或電漿基離子植入法(PBII：Plasma Based Ion Implantation)。在這種方法中，藉由在電漿中配置目標物並施加高電壓脈衝，吸引電漿中的離子並使其加速。因為電漿以覆蓋目標物的整個表面的方式形成，不僅從一方面照射離子，而且還可以三維地照射離子。
    此外，氣體簇離子束是指聚集多個原子或分子等而形成塊(簇)，並使其離子化而加速的。當將高壓的氣體噴出到真空中時，因絕熱膨脹而該氣體急劇地冷卻，所以生成氣體簇。藉由使該氣體簇離子化並施加電場，可以使離子化的氣體簇加速。在被照射到對象物的氣體簇離子被添加到基板的淺處。此外，該氣體簇離子的一部分平行地飛散到基板面。藉由利用平行地飛散到基板面的氣體簇離子的一部分，可以優先地去除產生在基板上的凹凸並謀求基板表面的平坦化。這種方法有時被稱為橫向濺射效果。
    在本實施方式中，藉由將氧離子用作離子53的離子植入法，提高氧化物半導體膜55的表面的平坦性。在此較佳的是，將離子植入法中的加速電壓設定為5kV至100kV，將劑量設定為5.0×1014ions/cm2至5.0×1016ions/cm2。例如，加速電壓可以為10kV，而劑量可以為1.0×1016ions/cm2。另外，離子植入法中的加速電壓及劑量等的條件不侷限於此，而根據氧化物半導體膜55的厚度等適當地設定，即可。
    此外，也可以在氧氛圍下進行電漿處理而代替利用離子53的照射，來提高氧化物半導體膜55的平坦性。該電漿處理較佳為採用感應耦合電漿(ICP：Inductively Coupled Plasma)方式、電容耦合型電漿(CCP：Capacitively Coupled Plasma)方式、電子迴旋共振電漿(ECR：Electron Cyclotron Resonance)方式等並使用氧電漿。在本實施方式中，採用ICP方式進行電漿處理。例如，可以採用如下條件：氧流量為75sccm，處理室內的壓力為1.5Pa，基板溫度為70℃，處理時間為60秒鐘，RF電源頻率為13.56MHz，ICP功率為800W，偏壓功率為300W。注意，電漿處理的條件不侷限於此，而根據條件適當地設定即可。
    藉由上述方法提高氧化物半導體膜55的表面的平坦性，並將氧化物半導體膜55的平均面粗糙度設定為低於1nm，較佳為設定為0.1nm以上且0.6nm以下，更佳為設定為0.2nm以上且0.5nm以下。
    像這樣，藉由提高氧化物半導體膜55的表面的平坦性並減少凹凸，可以減少發生如下問題的危險性：當使用氧化物半導體膜55製造頂閘極型電晶體時，在與氧化物半導體膜55上接觸地形成的閘極絕緣膜中局部性地形成覆蓋性低的部分。由此即使謀求電晶體的微細化而使閘極絕緣膜的厚度為薄，也可以防止電晶體的洩漏電流及耗電量增大。換言之，可以製造抑制耗電量的增大且實現微細化的電晶體。
    此外，在提高氧化物半導體膜55的表面的平坦性的上述方法中，當作為離子53使用氧離子時，氧化物半導體膜55被添加氧離子。由此，也可以對氧化物半導體膜55供應氧來填補氧化物半導體膜55中的氧缺陷。此外，在氧化物半導體膜55中的晶格之間包含氧時，也可以藉由在後面的製程中進行加熱處理，使用該氧填補氧化物半導體膜55中的氧缺陷。
    另外，雖然在本實施方式中，作為離子53照射由與包含在氧化物半導體膜55中的元素相同的種類的元素構成的離子來提高氧化物半導體膜55的平坦性，但是本實施方式所公開的發明不侷限於此，而也可以作為離子53照射由與包含在氧化物半導體膜55中的元素不同的種類的元素構成的離子。然而，因為包含在氧化物半導體膜55中的元素不同的種類的元素在氧化物半導體膜中起雜質的作用，所以該元素較佳是在後面的製程中可以藉由加熱處理等脫離的元素。例如，較佳為作為離子53照射氟離子。對於氟離子的照射，可以使用離子植入法、離子摻雜法、電漿侵入離子植入法等。此外，也可以照射包含氟離子的氣體簇離子束來提高氧化物半導體膜55的平坦性。另外，也可以使用氦離子代替氟離子。
    因為藉由進行加熱處理，可以較容易使氟、氦從氧化物半導體膜55中脫離，所以即使當提高氧化物半導體膜55的平坦性時添加氟、氦，也可以不使它們殘留在氧化物半導體膜55中作為雜質而脫離。
    另外，當在圖1A所示的製程中，氧化物半導體膜55採用單晶結構及多晶結構等的具有結晶性的結構時，有因圖1B所示的離子53的照射而具有結晶性的結構被破壞的憂慮。
    於是，如圖1C所示，對氧化物半導體膜55進行加熱處理形成結晶氧化物半導體膜59，該結晶氧化物半導體膜59包括具有與膜表面大致垂直的c軸的結晶。
    該加熱處理以250℃以上且700℃以下，較佳為以400℃以上且700℃以下，更佳為以500℃以上且700℃以下，進一步佳為以550℃以上且700℃以下的溫度進行。由此，使因上述離子53的照射而被破壞的氧化物半導體膜55的至少一部分結晶化，來形成結晶氧化物半導體膜59，該結晶氧化物半導體膜59包括具有與膜表面大致垂直的c軸的結晶。另外，可以在惰性氣體氛圍下、氧氣體氛圍下或真空中進行該加熱處理。作為惰性氣體氛圍，較佳為應用以氮或稀有氣體(氦、氖或氬等)為主要成分且不包含水、氫等的氛圍。例如，將引入加熱處理裝置中的氮或氦、氖、氬等的稀有氣體的純度設定為6N(99.9999%)以上，較佳為7N(99.99999%)以上(即，雜質濃度為1ppm以下，較佳為0.1ppm以下)。
    例如，可以將基板51引入到使用電阻發熱體等的電爐中，然後在氮氛圍下以650℃進行該加熱處理1小時。
    另外，加熱處理裝置不侷限於電爐，也可以使用利用來自被加熱的氣體等的介質的熱傳導或熱輻射來加熱被處理物的裝置。例如，可以使用如LRTA(Lamp Rapid Thermal Anneal：燈快速熱退火)裝置、GRTA(Gas Rapid Thermal Anneal：氣體快速熱退火)裝置等RTA(Rapid Thermal Anneal：快速熱退火)裝置。LRTA裝置是一種利用從鹵素燈、金屬鹵化物燈、氙弧燈、碳弧燈、高壓鈉燈或者高壓汞燈等的燈發射的光(電磁波)的輻射來加熱被處理物的裝置。GRTA裝置是一種利用高溫氣體進行加熱處理的裝置。
    此外，藉由進行上述加熱處理，可以進一步去除包含在結晶氧化物半導體膜59中的含有氫原子的物質，調整結晶氧化物半導體膜59的結構，降低能隙中的缺陷能階。像這樣，因為去除包含在結晶氧化物半導體膜59中的氫、水，所以也可以將該加熱處理稱為脫水化或脫氫化。另外，脫水化或脫氫化的加熱處理不一定需要兼作形成結晶氧化物半導體膜59的加熱處理。既可以在形成結晶氧化物半導體膜59的加熱處理之前進行，又可以在形成結晶氧化物半導體膜59之後進行。但是，當在形成結晶氧化物半導體膜59之前進行脫水化或脫氫化時，較佳為在結晶不形成在氧化物半導體膜55中的程度的溫度下進行。
    結晶氧化物半導體膜59包括具有與結晶氧化物半導體膜59的表面大致垂直的c軸的結晶，且也被稱為CAAC-OS膜。注意，在本說明書等中，“大致垂直”不僅嚴格地表示的垂直，而且還表示例如85°以上且95°以下的範圍。
    CAAC-OS膜是指包括如下結晶的氧化物半導體膜：該結晶中進行c軸配向，並且在從ab面、表面或介面的方向看時具有三角形狀或六角形狀的原子排列，在c軸上金屬原子排列為層狀或者金屬原子和氧原子排列為層狀，而在ab面(或者表面或介面)上a軸或b軸的方向不同(以c軸為中心旋轉)。
    從更廣義來理解，CAAC-OS是指一種非單晶，並是指包括如下相的氧化物半導體，該相中在從垂直於其ab面的方向看時具有三角形狀、六角形狀、正三角形狀或正六角形狀的原子排列，並且從垂直於c軸方向看時金屬原子排列為層狀或者金屬原子和氧原子排列為層狀。
    雖然CAAC-OS膜不是單晶，但是也不只由非晶形成。換言之，CAAC-OS膜也可以說是具有在非晶相包括結晶部的結晶-非晶混相結構的氧化物半導體。另外，雖然CAAC-OS膜包括結晶化部分(結晶部分)，但是有時不能明確辨別一個結晶部分與其他結晶部分的邊界。例如，在使用透射電子顯微鏡(TEM：transmission electron microscope)觀察時的影像中，包括在CAAC-OS膜中的非晶部分與結晶部分的邊界不明確。另外，不能利用TEM在CAAC-OS膜中觀察到晶界(grain boundary)。因此，在CAAC-OS膜中，起因於晶界的電子遷移率的降低得到抑制。
    也可以用氮取代構成CAAC-OS膜的氧的一部分。另外，構成CAAC-OS膜的各結晶部分的c軸也可以在固定的方向(例如，垂直於形成CAAC-OS膜的基板面、CAAC-OS膜的表面、膜面、介面的方向)上一致。或者，構成CAAC-OS膜的各結晶部分的ab面的法線也可以朝向固定的方向(例如，垂直於基板面、表面、膜面或介面等的方向)。
    以下，參照圖12A至圖15B詳細地說明包括在CAAC-OS膜中的結晶結構的一例。另外，在沒有特別的說明時，在圖12A至圖15B中，以垂直方向為c軸方向，並以與c軸方向正交的面為ab面。另外，在只說“上一半”或“下一半”時，其是指以ab面為邊界時的上一半或下一半。另外，在圖12A至圖12E中，由圓圈包圍的O表示四配位的O，由雙圈包圍的O表示三配位的O。
    圖12A示出具有一個六配位In以及靠近In的六個四配位氧原子(以下稱為四配位O)的結構。這裏，將對於一個金屬原子只示出靠近其的氧原子的結構稱為小組。雖然圖12A所示的結構採用八面體結構，但是為了容易理解示出平面結構。另外，在圖12A的上一半及下一半中分別具有三個四配位O。圖12A所示的小組的電荷為0。
    圖12B示出具有一個五配位Ga、靠近Ga的三個三配位氧原子(以下稱為三配位O)以及靠近Ga的兩個四配位O的結構。三配位O都存在於ab面上。在圖12B的上一半及下一半分別具有一個四配位O。另外，因為In也採用五配位，所以也有可能採用圖12B所示的結構。圖12B所示的小組的電荷為0。
    圖12C示出具有一個四配位Zn以及靠近Zn的四個四配位O的結構。在圖12C的上一半具有一個四配位O，並且在下一半具有三個四配位O。在圖12C的上一半具有三個四配位O，並且在下一半具有三個四配位O。圖12C所示的小組的電荷為0。
    圖12D示出具有一個六配位Sn以及靠近Sn的六個四配位O的結構。在圖12D的上一半具有三個四配位O，並且在下一半具有三個四配位O。圖12D所示的小組的電荷為+1。
    圖12E示出包括兩個Zn的小組。在圖12E的上一半具有一個四配位O，並且在下一半具有一個四配位O。圖12E所示的小組的電荷為-1。
    在此，將多個小組的集合體稱為中組，而將多個中組的集合體稱為大組(也稱為單元元件)。
    這裏，說明這些小組彼此接合的規則。圖12A所示的六配位In的上一半的三個O在下方向上分別具有三個靠近的In，而In的下一半的三個O在上方向上分別具有三個靠近的In。圖12B所示的五配位Ga的上一半的一個O在下方向上具有一個靠近的Ga，而Ga的下一半的一個O在上方向上具有一個靠近的Ga。圖12C所示的四配位Zn的上一半的一個O在下方向上分別具有一個靠近的Zn，而Zn的下一半的三個O在上方向上具有三個靠近的Zn。像這樣，金屬原子的上方向上的四配位O的個數與位於該O的下方向上的靠近的金屬原子的個數相等。與此同樣，金屬原子的下方向的四配位O的個數與位於該O的上方向上的靠近的金屬原子的個數相等。因為O為四配位，所以位於下方向上的靠近的金屬原子的個數和位於上方向上的靠近的金屬原子的個數的總和成為4。因此，在位於一金屬原子的上方向上的四配位O的個數和位於另一金屬原子的下方向上的四配位O的個數的總和為4時，具有金屬原子的兩種小組可以彼此接合。例如，在六配位金屬原子(In或Sn)藉由下一半的四配位O接合時，因為四配位O的個數為3，所以其與五配位金屬原子(Ga或In)和四配位金屬原子(Zn)中的任何一種接合。
    具有這些配位數的金屬原子在c軸方向上藉由四配位O接合。另外，除此以外，以使層結構的總和電荷成為0的方式使多個小組接合構成中組。
    圖13A示出構成In-Sn-Zn-O類層結構的中組的模型圖。圖13B示出由三個中組構成的大組。另外，圖13C示出從c軸方向上觀察圖13B的層結構時的原子排列。
    在圖13A中，為了容易理解，省略三配位O，關於四配位O只示出其個數，例如，以③表示Sn的上一半及下一半分別具有三個四配位O。與此同樣，在圖13A中，以①表示In的上一半及下一半分別具有一個四配位O。此外，與此同樣，在圖13A中示出：下一半具有一個四配位O而上一半具有三個四配位O的Zn；以及上一半具有一個四配位O而下一半具有三個四配位O的Zn。
    在圖13A中，構成In-Sn-Zn-O類層結構的中組具有如下結構：在從上面按順序說明時，上一半及下一半分別具有三個四配位O的Sn與上一半及下一半分別具有一個四配位O的In接合；該In與上一半具有三個四配位O的Zn接合；藉由該Zn的下一半的一個四配位O與上一半及下一半分別具有三個四配位O的In接合；該In與上一半具有一個四配位O的由兩個Zn構成的小組接合；藉由該小組的下一半的一個四配位O與上一半及下一半分別具有三個四配位O的Sn接合。多個上述中組彼此接合而構成大組。
    這裏，三配位O及四配位O的一個接合的電荷分別可以被認為是-0.667及-0.5。例如，In(六配位或五配位)、Zn(四配位)以及Sn(五配位或六配位)的電荷分別為+3、+2以及+4。因此，包含Sn的小組的電荷為+1。因此，為了形成包含Sn的層結構，需要消除電荷+1的電荷-1。作為具有電荷-1的結構，可以舉出圖12E所示的包含兩個Zn的小組。例如，因為如果對於一個包含Sn的小組有一個包含兩個Zn的小組則電荷被消除，而可以使層結構的總電荷為0。
    明確而言，藉由反復圖13B所示的大組來可以得到In-Sn-Zn-O類結晶(In2SnZn3O8)。注意，可以得到的In-Sn-Zn-O類的層結構可以由組成式In2SnZn2O7(ZnO)m(m是0或自然數)表示。
    此外，使用如下材料時也與上述相同：四元金屬氧化物的In-Sn-Ga-Zn-O類氧化物；三元金屬氧化物的In-Ga-Zn-O類氧化物(也表示為IGZO)、In-Al-Zn-O類氧化物、Sn-Ga-Zn-O類氧化物、Al-Ga-Zn-O類氧化物、Sn-Al-Zn-O類氧化物、In-Hf-Zn-O類氧化物、In-La-Zn-O類氧化物、In-Ce-Zn-O類氧化物、In-Pr-Zn-O類氧化物、In-Nd-Zn-O類氧化物、In-Sm-Zn-O類氧化物、In-Eu-Zn-O類氧化物、In-Gd-Zn-O類氧化物、In-Tb-Zn-O類氧化物、In-Dy-Zn-O類氧化物、In-Ho-Zn-O類氧化物、In-Er-Zn-O類氧化物、In-Tm-Zn-O類氧化物、In-Yb-Zn-O類氧化物、In-Lu-Zn-O類氧化物；二元金屬氧化物的In-Zn-O類氧化物、Sn-Zn-O類氧化物、Al-Zn-O類氧化物、Zn-Mg-O類氧化物、Sn-Mg-O類氧化物、In-Mg-O類氧化物、In-Ga-O類氧化物等。
    例如，圖14A示出構成In-Ga-Zn-O類的層結構的中組的模型圖。
    在圖14A中，構成In-Ga-Zn-O類層結構的中組具有如下結構：在從上面按順序說明時，上一半和下一半分別有三個四配位O的In與上一半具有一個四配位的O的Zn接合；藉由該Zn的下一半的三個四配位O與上一半及下一半分別具有一個四配位O的Ga接合；藉由該Ga的下一半的一個四配位O與上一半及下一半分別具有三個四配位O的In接合。多個上述中組彼此接合而構成大組。
    圖14B示出由三個中組構成的大組。另外，圖14C示出從c軸方向上觀察圖14B的層結構時的原子排列。
    在此，因為In(六配位或五配位)、Zn(四配位)、Ga(五配位)的電荷分別是+3、+2、+3，所以包含In、Zn及Ga中的任一個的小組的電荷為0。因此，組合這些小組而成的中組的總電荷一直為0。
    此外，構成In-Ga-Zn-O類層結構的中組不侷限於圖14A所示的中組，而有可能是組合In、Ga、Zn的排列不同的中組而成的大組。
    明確而言，藉由反復圖14B所示的大組來可以得到In-Ga-Zn-O類結晶。注意，可以得到的In-Ga-Zn-O類的層結構可以由組成式InGaO3(ZnO)n(n是自然數)表示。
    在n=1(InGaZnO4)時，例如會得到圖15A所示的結晶結構。另外，在圖15A所示的結晶結構中，如圖12B所說明，因為Ga及In採用五配位，所以也會得到In取代Ga的結構。
    另外，在n=2(InGaZn2O5)時，例如會得到圖15B所示的結晶結構。另外，在圖15B所示的結晶結構中，如圖12B所說明，因為Ga及In採用五配位，所以也會得到In取代Ga的結構。
    這種包括CAAC的結晶氧化物半導體膜59較佳為在離表面有2nm至5nm左右的深度的區域中包括具有與結晶氧化物半導體膜59的表面大致垂直的c軸的結晶。因此，當使用結晶氧化物半導體膜59形成頂閘極型電晶體時，可以將結晶氧化物半導體膜59的表面，即包括具有與結晶氧化物半導體膜59的表面大致垂直的c軸的結晶的區域用作通道形成區域。
    像這樣，包括具有與其表面大致垂直的c軸的結晶的結晶氧化物半導體膜59具有某個程度以上的結晶性，並且它具有比其整體都有非晶結構的氧化物半導體膜良好的結晶性，所以在結晶氧化物半導體膜59中減少了氧缺陷、懸空鍵、與懸空鍵等接合的氫、包含氫的雜質諸如水、羥基或氫化物等。因為這些雜質在氧化物半導體膜中起載子的供應源那樣的作用，所以這些雜質成為該氧化物半導體膜的導電性變動的原因。因此，減少了這些雜質的結晶氧化物半導體膜59具有穩定的電特性，並可以抑制可見光或紫外光的照射所引起的電特性的變化。由此，可以提供賦予穩定的電特性的可靠性高的半導體裝置。
    再者，由於在上述製程中，結晶氧化物半導體膜59的表面的平坦性被提高，因此以對該表面成為層狀的方式形成具有與結晶氧化物半導體膜59的表面大致垂直的c軸的結晶。而且，包括具有c軸的結晶的結晶氧化物半導體膜59的成長面連續地形成，而結晶氧化物半導體膜59的結晶性提高。針對於此，在如圖1A所示那樣在其平坦性低的氧化物半導體膜55的表面上形成具有與其表面大致垂直的c軸的結晶的情況下，結晶對形成有凹凸的表面成為層狀地形成，而其成長面不連續，所以氧化物半導體膜55的結晶性低。由此，與在其表面形成有凹凸的氧化物半導體膜55相比，使用結晶氧化物半導體膜59的電晶體可以謀求遷移率的提高。
    注意，雖然在本實施方式中，剛在氧化物半導體膜55的平坦化之後進行加熱處理形成結晶氧化物半導體膜59，但是不侷限於此，而只要在使氧化物半導體膜55平坦化之後就在任何時候都可以藉由加熱處理形成結晶氧化物半導體膜59。例如，既可以在下述閘極絕緣膜的形成之後進行，又可以在電晶體100的保護絕緣膜的形成之後進行。
    此外，因為藉由將氧化物半導體膜55形成為CAAC-OS膜，可以藉由上述加熱處理容易形成CAAC-OS膜的結晶氧化物半導體膜59，所以較佳為當形成氧化物半導體膜55時將它形成為CAAC-OS膜。
    此外，當藉由照射由氟或氦等的與包含在氧化物半導體膜55中的元素不同的種類的元素構成的離子，提高氧化物半導體膜55的平坦性時，藉由用來形成結晶氧化物半導體膜59的加熱處理，可以使該元素從結晶氧化物半導體膜59脫離。
    此外，較佳為在藉由上述加熱處理加熱氧化物半導體膜55之後，對相同的爐中引入高純度的氧氣體、高純度的N2O氣體或超乾燥空氣(使用CRDS(cavity ring down laser spectroscopy：光腔衰蕩光譜法)方式的露點儀來測定時的水分量為20ppm(露點換算為-55℃)以下，較佳為1ppm以下，更佳為10ppb以下的空氣)。尤其是，較佳為上述氣體不包含水、氫等。另外，較佳為將引入到相同爐中的氧氣體或N2O氣體的純度設定為6N以上，較佳為設定為7N以上(即，雜質濃度為1ppm以下，較佳為0.1ppm以下)。藉由利用氧氣體或N2O氣體的作用可以供應氧，該氧是在脫水化或脫氫化處理的雜質排除製程的同時減少了的構成氧化物半導體的主要成分材料中之一。
    接著，將結晶氧化物半導體膜59蝕刻為島狀來形成與結晶氧化物半導體膜59接觸的源極電極61a及汲極電極61b。
    用來蝕刻結晶氧化物半導體膜59的掩模可以適當地使用光微影製程、噴墨法、印刷法等製造。此外，結晶氧化物半導體膜59的蝕刻可以適當地採用濕蝕刻或乾蝕刻。
    源極電極61a及汲極電極61b可以使用選自鋁、鉻、銅、鉭、鈦、鉬、鎢、錳和鋯中的金屬元素、以上述金屬元素為成分的合金或組合上述金屬元素的合金等來形成。另外，也可以使用組合鋁與選自鈦、鉭、鎢、鉬、鉻、釹和鈧中的金屬元素的一種或多種而成的合金膜或氮化膜。此外，源極電極61a及汲極電極61b可以具有單層結構或者兩層以上的疊層結構。例如，可以舉出包含矽的鋁膜的單層結構、在Cu-Mg-Al合金膜上層疊銅膜的兩層結構、在鋁膜上層疊鈦膜的兩層結構、在氮化鈦膜上層疊鈦膜的兩層結構、在氮化鈦膜上層疊鎢膜的兩層結構、在氮化鉭膜上層疊鎢膜的兩層結構以及在鈦膜上層疊鋁膜並且在其上還形成鈦膜的三層結構等。
    另外，作為源極電極61a及汲極電極61b，也可以應用氧化銦錫、包含氧化鎢的氧化銦、包含氧化鎢的氧化銦鋅、包含氧化鈦的氧化銦、包含氧化鈦的氧化銦錫、氧化銦鋅、添加有氧化矽的氧化銦錫等具有透光性的導電材料。另外，也可以採用上述具有透光性的導電材料和上述金屬元素的疊層結構。
    源極電極61a及汲極電極61b在藉由利用濺射法、CVD法、蒸鍍法等形成導電膜之後，在該導電膜上形成掩模而對導電膜進行蝕刻來形成。形成在導電膜上的掩模可以適當地利用印刷法、噴墨法、光微影法等來形成。另外，源極電極61a及汲極電極61b也可以藉由印刷法或噴墨法直接形成。
    在此，在結晶氧化物半導體膜59及基板51上形成導電膜，然後將該導電膜蝕刻為預定的形狀來形成與結晶氧化物半導體膜59的上面和側面中的至少一部分接觸的源極電極61a及汲極電極61b。此外，此時，有時不與結晶氧化物半導體膜59的源極電極61a及汲極電極61b重疊的區域被蝕刻而結晶氧化物半導體膜59被形成為凹狀。
    另外，也可以在結晶氧化物半導體膜59上形成導電膜之後，使用多色調光掩模對結晶氧化物半導體膜59及導電膜進行蝕刻，形成島狀的結晶氧化物半導體膜59、源極電極61a及汲極電極61b。藉由形成凹凸形狀的掩模，使用該掩模對結晶氧化物半導體膜59及導電膜進行蝕刻之後，藉由灰化使凹凸形狀的掩模分離，且使用該被分離的掩模對導電膜選擇性地進行蝕刻，從而可以形成島狀的結晶氧化物半導體膜59、源極電極61a及汲極電極61b。藉由該製程，可以減少光掩模數及光微影製程數。
    接著，如圖1D所示，在結晶氧化物半導體膜59、源極電極61a及汲極電極61b上形成閘極絕緣膜63。
    閘極絕緣膜63可以使用氧化矽、氧氮化矽、氮化矽、氮氧化矽、氧化鋁、氧氮化鋁或氧化鎵的單層或疊層形成。
    在此，因為在上述製程中，結晶氧化物半導體膜59的平坦性提高，並將該膜的平均面粗糙度設定為低於1nm，較佳為設定為0.1nm以上且0.6nm以下，更佳為設定為0.2nm以上且0.5nm以下，所以當實現使用結晶氧化物半導體膜59的電晶體的微細化時，可以容易使閘極絕緣膜63為薄。閘極絕緣膜63的厚度為5nm以上且200nm以下，較佳為5nm以上且15nm以下。由於結晶氧化物半導體膜59的平坦性被提高，因此即使使閘極絕緣膜63的厚度為薄，也可以減少局部性地形成覆蓋性低的部分的危險性。由此，可以防止電晶體的洩漏電流及耗電量增大。換言之，可以製造抑制耗電量的增大且實現微細化的電晶體。
    此外，閘極絕緣膜63較佳為包含氧。再者，使用藉由加熱釋放氧的一部分的氧化物絕緣膜形成閘極絕緣膜63較佳。作為藉由加熱釋放氧的一部分的氧化物絕緣膜，使用包含比滿足化學計量比的氧多的氧的氧化物絕緣膜較佳。作為包含氧的氧化物絕緣膜，使用氧化矽、氧氮化矽、氧化鋁、氧氮化鋁或氧化鎵等。藉由使用藉由加熱處理釋放氧的一部分的氧化物絕緣膜，當在後面的製程中進行加熱處理時可以使氧擴散到結晶氧化物半導體膜59，並使電晶體100的特性為良好。
    此外，藉由作為閘極絕緣膜63使用矽酸鉿(HfSiOx)、添加氮的矽酸鉿(HfSixOyNz)、添加氮的鋁酸鉿(HfAlxOyNz)、氧化鉿、氧化釔等high-k材料，可以降低閘極漏。並且，可以採用high-k材料與氧化矽、氧氮化矽、氮化矽、氮氧化矽、氧化鋁、氧氮化鋁及氧化鎵中的任何一種以上的疊層結構。
    接著，如圖1E所示，以在閘極絕緣膜63上與結晶氧化物半導體膜59重疊的方式形成閘極電極65。
    閘極電極65可以使用選自鋁、鉻、銅、鉭、鈦、鉬、鎢、錳和鋯中的金屬元素、以上述金屬元素為成分的合金或組合上述金屬元素的合金等來形成。另外，也可以使用組合選自鋁、鈦、鉭、鎢、鉬、鉻、釹和鈧中的金屬元素的一種或多種而成的合金膜或氮化膜。此外，閘極電極65可以具有單層結構或者兩層以上的疊層結構。例如，可以舉出包含矽的鋁膜的單層結構、在鋁膜上層疊鈦膜的兩層結構、在氮化鈦膜上層疊鈦膜的兩層結構、在氮化鈦膜上層疊鎢膜的兩層結構、在氮化鉭膜上層疊鎢膜的兩層結構以及在鈦膜上層疊鋁膜並且在其上還形成鈦膜的三層結構等。
    另外，作為閘極電極65，也可以應用氧化銦錫、包含氧化鎢的氧化銦、包含氧化鎢的氧化銦鋅、包含氧化鈦的氧化銦、包含氧化鈦的氧化銦錫、氧化銦鋅、添加有氧化矽的氧化銦錫等具有透光性的導電材料。此外，也可以使用以In-Ga-Zn-O類氧化物為靶材，藉由在包含氮的氛圍下進行濺射來得到的化合物導電體。另外，也可以採用上述具有透光性的導電材料和上述金屬元素的疊層結構。
    並且，如圖1E所示，較佳為在閘極電極65上形成用作保護膜的絕緣膜69。
    絕緣膜69可以適當地使用與閘極絕緣膜63相同的絕緣膜來形成。特別是，藉由作為絕緣膜69，利用濺射法形成氧化鋁膜、氮化矽膜或氧氮化矽膜等時，可以防止來自外部的水分或鹼金屬的侵入並減少結晶氧化物半導體膜59的雜質的含量。此外，作為構成絕緣膜69的絕緣膜，可以使用一個絕緣膜或層疊多個而成的絕緣膜。
    另外，也可以在形成閘極絕緣膜63之後或形成絕緣膜69之後，在惰性氛圍下或氧氛圍下進行加熱處理。加熱處理的溫度較佳為200℃以上且450℃以下，更佳為250℃以上且350℃以下。藉由進行這種加熱處理，可以減輕電晶體的電特性的不均勻。此外，當閘極絕緣膜63或絕緣膜69包含氧時，也可以對結晶氧化物半導體膜59供應氧來填補該結晶氧化物半導體膜59的氧缺陷。此外，因為當在絕緣膜69中包括氧化鋁膜等時，藉由該加熱處理可以抑制從絕緣膜69脫離的氧，所以可以對結晶氧化物半導體膜59更高效地供應氧。像這樣，由於上述加熱處理具有供應氧的效果，因此也可以將該加熱處理稱為加氧化等。
    如上所述，藉由脫水化或脫氫化去除氫等雜質，並藉由加氧化填補氧缺陷，從而可以形成i型(本質半導體)或無限趨近於i型的結晶氧化物半導體膜59並使電晶體100的截止電流特性極為優良。
    另外，在本實施方式中，在形成結晶氧化物半導體膜59之後進行加氧化，但是不侷限於此而也可以在該加氧化的加熱處理中同時形成結晶氧化物半導體膜59。
    藉由上述製程，可以製造在通道形成區域中具有結晶氧化物半導體膜59的電晶體100。如圖1E所示，電晶體100包括：形成在具有絕緣表面的基板51上的結晶氧化物半導體膜59；與結晶氧化物半導體膜59接觸地形成的源極電極61a及汲極電極61b；形成在結晶氧化物半導體膜59上的閘極絕緣膜63；與結晶氧化物半導體膜59重疊地形成在閘極絕緣膜63的閘極電極65；以及設置在閘極電極65上的絕緣膜69。因為電晶體100具有i型(本質半導體)或無限趨近於i型的結晶氧化物半導體膜59，所以呈現極為優良的特性。
    如上所述，藉由提高氧化物半導體膜表面的平坦性並減少凹凸，可以降低發生如下問題的危險性：當使用氧化物半導體膜製造頂閘極型電晶體時，在與氧化物半導體膜上接觸地形成的閘極絕緣膜中局部性地形成覆蓋性低的部分。由此即使謀求電晶體的微細化而使閘極絕緣膜的厚度為薄，也可以防止電晶體的洩漏電流及耗電量增大。換言之，可以製造抑制耗電量的增大且實現微細化的電晶體。
    再者，包括具有與膜表面大致垂直的c軸的結晶的氧化物半導體膜的電特性穩定，且該氧化物半導體膜可以抑制可見光或紫外光的照射所引起的電特性的變化。因此，可以提供賦予穩定的電特性的可靠性高的半導體裝置。
    此外，由於氧化物半導體膜的表面的平坦性被提高了，因此以對該表面成為層狀的方式形成具有與膜表面大致垂直的c軸的結晶。而且，包括具有c軸的結晶的氧化物半導體膜的成長面連續地形成，且氧化物半導體膜的結晶性提高。由此，可以謀求使用該氧化物半導體膜的電晶體的遷移率的提高。
    如上所述，本實施方式所示的結構、方法等可以與其他實施方式所示的結構、方法等適當地組合而實施。 [實施方式2]
    在本實施方式中，參照圖2A至圖5C說明具有與實施方式1所示的電晶體不同的結構的電晶體的製造方法。
    參照圖2A至2E說明電晶體110的製造製程。
    首先，如圖2A所示，與上述實施方式同樣在基板51上形成氧化物半導體膜55。至於其詳細內容，可以參照上述實施方式中的關於圖1A的記載。
    接著，如圖2B所示，與上述實施方式同樣對氧化物半導體膜55照射離子53(至少包含離子即可，且也可以包含自由基和分子中的任一個。)來提高氧化物半導體膜55的表面的平坦性。至於其詳細內容，可以參照上述實施方式中的關於圖1B的記載。
    接著，如圖2C所示，將氧化物半導體膜55蝕刻為島狀，並在該島狀的氧化物半導體膜55上形成閘極絕緣膜63。在此，至於氧化物半導體膜55的蝕刻方法及閘極絕緣膜的形成方法，可以參照上述實施方式的記載。
    在本實施方式中，與上述實施方式不同地在使氧化物半導體膜55的結晶化之前形成閘極絕緣膜63。當然，如上述實施方式所示，也可以在形成閘極絕緣膜63之前對氧化物半導體膜55進行加熱來進行結晶化。此外，如上述實施方式所示，適當地進行用於脫水化或脫氫化的加熱處理，即可。
    接著，如圖2D所示，在閘極絕緣膜63上與氧化物半導體膜55重疊地形成閘極電極65，在閘極電極65上形成絕緣膜77，與絕緣膜77及閘極電極65的側面接觸地形成側壁絕緣膜75。至於閘極電極65的形成方法，可以參照上述實施方式的記載。絕緣膜77是用來防止閘極電極65和其他佈線之間的短路的絕緣膜，並可以藉由與閘極絕緣膜63相同的方法形成。
    作為側壁絕緣膜75，使用氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鋁、氧氮化鋁、氮氧化鋁、氮化鋁等即可，並且以疊層或單層設置側壁絕緣膜75。另外，也可以與閘極絕緣膜63同樣使用藉由加熱釋放氧的一部分的氧化絕緣膜形成側壁絕緣膜75。
    在此，說明側壁絕緣膜75的形成方法。
    首先，在閘極絕緣膜63及閘極電極65上形成在後面成為側壁絕緣膜75的絕緣膜。藉由濺射法、CVD法等形成絕緣膜。此外，對於該絕緣膜的厚度沒有特別的限制，但是考慮對應於閘極電極65的形狀的覆蓋性而適當地選擇，即可。然後，藉由對該絕緣膜進行蝕刻形成側壁絕緣膜75。該蝕刻是各向異性高的蝕刻，並且藉由對絕緣膜進行各向異性高的蝕刻製程，可以自對準地形成側壁絕緣膜75。
    接著，如圖2D所示，選擇性地蝕刻閘極絕緣膜63的與閘極電極65及側壁絕緣膜75重疊的部分之外的部分來形成閘極絕緣膜73。在此，作為蝕刻方法可以採用乾蝕刻或濕蝕刻。此外，閘極絕緣膜73也可以在形成側壁絕緣膜75時與其一起形成。
    然後，形成與氧化物半導體膜55的上面和側面中的至少一部分接觸的源極電極61a及汲極電極61b。至於源極電極61a及汲極電極61b的形成方法，可以參照上述實施方式的記載。另外，較佳為以與側壁絕緣膜75及閘極絕緣膜73的側面接觸的方式形成源極電極61a及汲極電極61b。換言之，較佳的是，源極電極61a及汲極電極61b位於側壁絕緣膜75上並覆蓋氧化物半導體膜55的露出部的整個部分。
    接著，如圖2E所示，在閘極電極65、側壁絕緣膜75、源極電極61a及汲極電極61b上形成絕緣膜69作為保護膜。至於絕緣膜69的形成方法，可以參照上述實施方式的記載。
    再者，可以藉由在形成絕緣膜69之後進行加熱處理，形成結晶氧化物半導體膜59。再者，該加熱處理可以兼作對結晶氧化物半導體膜59填補氧的加氧化的加熱處理。至於該加熱處理，可以參照上述實施方式的記載。
    藉由上述步驟，可以製造在通道形成區域中具有結晶氧化物半導體膜59的電晶體110。
    參照圖3A至3E說明電晶體120的製造製程。
    首先，如圖3A所示，與上述實施方式同樣在基板51上形成氧化物半導體膜55。至於其詳細內容，可以參照上述實施方式中的關於圖1A的記載。
    接著，如圖3B所示，與上述實施方式同樣對氧化物半導體膜55照射離子53(至少包含離子即可，且也可以包含自由基和分子中的任一個。)來提高氧化物半導體膜55的表面的平坦性。至於其詳細內容，可以參照上述實施方式中的關於圖1B的記載。
    接著，如圖3C所示，將氧化物半導體膜55蝕刻為島狀，並在該島狀的氧化物半導體膜55上形成閘極絕緣膜63。至於其詳細內容，可以參照上述關於圖2C的記載。
    接著，如圖3D所示，在閘極絕緣膜63上與氧化物半導體膜55重疊地形成閘極電極65，並在閘極電極65上形成絕緣膜69作為保護膜。至於閘極電極65及絕緣膜69的形成方法，可以參照上述實施方式的記載。
    再者，可以藉由在形成絕緣膜69之後進行加熱處理，形成到達結晶氧化物半導體膜59。再者，該加熱處理可以兼作對結晶氧化物半導體膜59填補氧的加氧化的加熱處理。至於該加熱處理，可以參照上述實施方式的記載。
    接著，如圖3E所示，在絕緣膜69上形成用作平坦化絕緣膜的絕緣膜79。絕緣膜79可以使用丙烯酸樹脂、聚醯亞胺、苯並環丁烯類樹脂、聚醯胺或環氧樹脂等具有耐熱性的有機絕緣材料。此外，除了上述有機絕緣材料之外，還可以使用低介電常數材料(low-k材料)、矽氧烷類樹脂、PSG(磷矽玻璃)、BPSG(硼磷矽玻璃)等。另外，也可以藉由層疊多個由這些材料形成的絕緣膜，形成平坦化絕緣膜。
    然後，在絕緣膜79、絕緣膜69及閘極絕緣膜63中形成到達結晶氧化物半導體膜59的開口，並且在絕緣膜79上形成藉由該開口與結晶氧化物半導體膜59接觸的源極電極71a及汲極電極71b。可以藉由與源極電極61a及汲極電極61b相同的方法形成源極電極71a及汲極電極71b，可以參照上述實施方式的記載。
    藉由上述製程製造可以在通道形成區域中具有結晶氧化物半導體膜59的電晶體120。
    參照圖4A至4E說明電晶體130的製造製程。
    首先，如圖4A所示，在基板51上形成源極電極61a及汲極電極61b。至於源極電極61a及汲極電極61b的形成方法，可以參照上述實施方式的記載。
    接著，如圖4A所示，在基板51、源極電極61a及汲極電極61b上形成氧化物半導體膜55。至於其詳細內容，可以參照上述實施方式中的關於圖1A的記載。
    接著，如圖4B所示，與上述實施方式同樣對氧化物半導體膜55照射離子53(至少包含離子即可，且也可以包含自由基和分子中的任一個。)來提高氧化物半導體膜55的表面的平坦性。至於其詳細內容，可以參照上述實施方式中的關於圖1B的記載。在此，將氧化物半導體膜55的表面的平均面粗糙度設定為低於1nm，較佳為設定為0.1nm以上且0.6nm以下，更佳為設定為0.2nm以上且0.5nm以下。但是，與源極電極61a或汲極電極61b重疊的氧化物半導體膜55的臺階部分除外。
    接著，如圖4C所示，對氧化物半導體膜55進行加熱處理來形成結晶氧化物半導體膜59。至於其詳細內容，可以參照上述實施方式中的關於圖1C的記載。此外，如上述實施方式所示，適當地進行脫水化或脫氫化的加熱處理，即可。
    接著，如圖4D所示，將結晶氧化物半導體膜59蝕刻為島狀，並在該島狀的結晶氧化物半導體膜59上形成閘極絕緣膜63。至於其詳細內容，可以參照上述關於圖2C的記載。
    接著，如圖4E所示，在閘極絕緣膜63上與結晶氧化物半導體膜59重疊地形成閘極電極65，並在閘極電極65上形成絕緣膜69作為保護膜。至於閘極電極65及絕緣膜69的形成方法，可以參照上述實施方式的記載。
    再者，可以藉由在形成絕緣膜69之後進行加熱處理，進行對結晶氧化物半導體膜59填補氧的加氧化的加熱處理。至於該加熱處理，可以參照上述實施方式的記載。
    藉由上述製程，可以製造電晶體130，其中在通道形成區域中具有結晶氧化物半導體膜59，且結晶氧化物半導體膜59與源極電極61a及汲極電極61b的上面和側面中的一部接觸。
    此外，如圖5A至5C所示，也可以在結晶氧化物半導體膜59的一部分中形成用作源極區域及汲極區域的雜質區域。藉由對結晶氧化物半導體膜59添加使導電率變化的雜質(也被稱為摻雜劑)形成用作源極區域及汲極區域的雜質區域。
    圖5A所示的電晶體140是在圖2E所示的電晶體110中將閘極電極65用作掩模添加摻雜劑而成的。在結晶氧化物半導體膜59與閘極電極65重疊的區域中形成有通道形成區域59c，與該通道形成區域相鄰地形成有用作源極區域或汲極區域的雜質區域59a及雜質區域59b。因為其他結構與電晶體110相同，所以可以參照關於電晶體110的記載。
    圖5B所示的電晶體150是在圖3E所示的電晶體120中將閘極電極65用作掩模添加摻雜劑而成的。在結晶氧化物半導體膜59與閘極電極65重疊的區域中形成有通道形成區域59c，與該通道形成區域相鄰地形成有用作源極區域或汲極區域的雜質區域59a及雜質區域59b。因為其他結構與電晶體120相同，所以可以參照關於電晶體120的記載。
    圖5C所示的電晶體160是在圖4E所示的電晶體130中將閘極電極65用作掩模添加摻雜劑而成的。在結晶氧化物半導體膜59與閘極電極65重疊的區域中形成有通道形成區域59c，與該通道形成區域相鄰地形成有用作源極區域或汲極區域的雜質區域59a及雜質區域59b。因為其他結構與電晶體130相同，所以可以參照關於電晶體130的記載。
    在上述電晶體140、電晶體150及電晶體160中，用作源極區域及汲極區域的一對雜質區域59a及雜質區域59b所包含的摻雜劑的濃度較佳為5×1018atoms/cm3以上且1×1022atoms/cm3以下，更佳為5×1018atoms/cm3以上且低於5×1020atoms/cm3。
    作為對結晶氧化物半導體膜59添加摻雜劑的方法，可以使用離子摻雜法或離子植入法。此外，作為所添加的摻雜劑採用元素週期表中的第15族的元素或硼，明確而言，採用選自磷、砷、銻及硼中的任一種以上。
    另外，在用作源極區域或汲極區域的雜質區域59a及雜質區域59b中，有時結晶氧化物半導體膜59的結晶結構被破壞而成為非晶狀態。
    如上述電晶體140、電晶體150及電晶體160那樣，藉由設置用作源極區域或汲極區域的雜質區域59a及雜質區域59b，可以緩和施加到通道形成區域59c的端部的電場，所以可以抑制該電晶體的短通道效應。此外，藉由設置用作源極區域或汲極區域的雜質區域59a及雜質區域59b，並在該區域中使源極電極或汲極電極和結晶氧化物半導體膜59連接，可以減少接觸電阻來謀求提高電晶體的電特性。
    與上述實施方式所示的電晶體100同樣，上述電晶體110至電晶體160可以藉由提高氧化物半導體膜表面的平坦性並減少凹凸，降低發生如下問題的危險性：當使用氧化物半導體膜製造頂閘極型電晶體時，在與氧化物半導體膜接觸地形成的閘極絕緣膜中局部性地形成覆蓋性低的部分。由此，即使謀求電晶體的微細化而使閘極絕緣膜的厚度為薄，也可以防止電晶體的洩漏電流及耗電量增大。換言之，可以製造抑制耗電量的增大且實現微細化的電晶體。
    再者，包括具有與膜表面大致垂直的c軸的結晶的氧化物半導體膜的電特性穩定，且該氧化物半導體膜可以抑制可見光或紫外光的照射所引起的電特性的變化。因此，可以提供賦予穩定的電特性的可靠性高的半導體裝置。
    此外，由於氧化物半導體膜的表面的平坦性被提高了，因此以對該表面成為層狀的方式形成具有與膜表面大致垂直的c軸的結晶。而且，包括具有c軸的結晶的氧化物半導體膜的成長面連續地形成，且氧化物半導體膜的結晶性提高。由此，可以謀求使用該氧化物半導體膜的電晶體的遷移率的提高。
    如上所述，本實施方式所示的結構、方法等可以與本實施方式所示的其他結構、方法或者其他實施方式所示的結構、方法等適當地組合而實施。 [實施方式3]
    在本實施方式中，作為上述實施方式所示的半導體裝置的製造方法形成的半導體裝置的一例示出儲存介質(記憶元件)。在本實施方式中，在同一基板上形成藉由上述實施方式所示的半導體裝置的製造方法形成的使用氧化物半導體的電晶體和使用氧化物半導體之外的材料的電晶體。
    圖6A至6C是半導體裝置的結構的一例。圖6A示出半導體裝置的剖面，而圖6B示出半導體裝置的平面。在此，圖6A相當於沿著圖6B的C1-C2及D1-D2的剖面。此外，圖6C示出將上述半導體裝置用作記憶元件時的電路圖的一例。在圖6A及6B所示的半導體裝置中，下部包括使用第一半導體材料的電晶體500，而上部包括上述實施方式所示的電晶體100。另外，在電晶體100中，作為第二半導體材料使用氧化物半導體。在本實施方式中，作為第一半導體材料使用氧化物半導體之外的半導體材料。作為氧化物半導體之外的半導體材料，例如可以使用矽、鍺、矽鍺、碳化矽或砷化鎵等，使用單晶半導體較佳。此外，還可以使用有機半導體材料等。使用這種半導體材料的電晶體容易進行高速工作。另一方面，使用氧化物半導體的電晶體具有截止電流極低的特徵，並且可以利用這種特性在長時間保持電荷。
    另外，在本實施方式中，雖然示出使用電晶體100構成儲存介質的例子，但是當然也可以使用上述實施方式所示的電晶體110至電晶體160等代替電晶體100。
    圖6A至6C所示的電晶體500包括：設置在包括半導體材料(例如，矽等)的基板400的通道形成區域416；夾著通道形成區域416地設置在雜質區域420；與雜質區域420接觸的金屬化合物區域424；設置在通道形成區域416上的閘極絕緣層408；以及設置在閘極絕緣層408上的閘極電極410。
    作為包含半導體材料的基板400，可以應用矽或碳化矽等單晶半導體基板、多晶半導體基板、矽鍺等的化合物半導體基板或SOI基板等。另外，一般來說，“SOI基板”是指在絕緣表面上設置有矽半導體膜的基板。但是，在本說明書等中“SOI基板”還包括在絕緣表面上設置有包含矽以外的材料的半導體膜的基板。也就是說，“SOI基板”所具有的半導體膜不侷限於矽半導體膜。另外，SOI基板還包括在玻璃基板等絕緣基板上隔著絕緣層設置有半導體膜的基板。
    在基板400上以圍繞電晶體500的方式設置有元件隔離絕緣層406。此外，為了實現高集體化，如圖6A及6B所示，電晶體500較佳為採用不具有側壁絕緣層的結構。另一方面，當重視電晶體500的特性時，也可以在閘極電極410的側面設置側壁絕緣層而形成包含雜質濃度不同區域的雜質區域420。
    電晶體500可以使用矽、鍺、矽鍺、碳化矽或砷化鎵等製造。這種電晶體500具有能夠進行高速工作的特徵。為此，藉由將該電晶體用作讀出用的電晶體，可以高速地進行資訊的讀出。
    覆蓋電晶體500地設置有絕緣膜57，並在絕緣膜57上設置有結晶氧化物半導體膜59。因為絕緣膜57對應於上述實施方式所記載的基底絕緣膜，所以至於製造方法，可以參照上述實施方式的記載。
    注意，藉由利用化學機械拋光(CMP：Chemical Mechanical Polishing)等對絕緣膜57進行拋光，可以使閘極電極410的上面露出到絕緣膜57上。
    此外，如上述實施方式所示，電晶體100包括結晶氧化物半導體膜59、源極電極61a、汲極電極61b、閘極絕緣膜63及閘極電極65a，並且至於其詳細內容，可以參照上述實施方式的記載。此外，以電晶體100為典型的上部的電晶體可以藉由上述實施方式所示的方法製造。
    在此，用於電晶體100的結晶氧化物半導體膜具有某個程度以上的結晶性，並且它具有比其整體都有非晶結構的氧化物半導體膜良好的結晶性，所以減少了以氧缺陷為典型的缺陷、與懸空鍵等接合的氫等雜質。因此，減少了這些雜質的具有結晶性的結晶氧化物半導體膜的導電性穩定，且該結晶氧化物半導體膜還採用對可見光或紫外光等的照射更穩定的結構。藉由將這種結晶氧化物半導體膜用於電晶體，可以提供具有穩定的電特性的可靠性高的半導體裝置。
    再者，由於結晶氧化物半導體膜59的表面的平坦性提高，因此以對該表面成為層狀的方式形成具有與結晶氧化物半導體膜59的表面大致垂直的c軸的結晶。而且，包括具有c軸的結晶的結晶氧化物半導體膜59的成長面連續地形成，而結晶氧化物半導體膜59的結晶性提高。由此，可以謀求使用結晶氧化物半導體膜59的電晶體100的遷移率的提高。
    在此，因為與閘極電極410接觸地形成源極電極61a，所以連接電晶體500的閘極電極410和電晶體100的源極電極61a。
    此外，藉由將與閘極電極65a相同的層的佈線65b隔著閘極絕緣膜63設置在源極電極61a上，可以形成電容元件520。另外，當不需要電容器時，也可以採用不設置電容元件520的結構。
    此外，在閘極絕緣膜63、閘極電極65a及佈線65b上形成絕緣膜69及絕緣層152。至於絕緣膜69的詳細內容，可以參照上述實施方式的記載。絕緣層152可以利用濺射法或CVD法等形成。另外，還可以使用含有氧化矽、氧氮化矽、氮化矽、氧化鉿、氧化鋁、氧化鎵等無機絕緣材料的材料形成。
    此外，在絕緣層152上形成有佈線156。佈線156藉由形成在設置在閘極絕緣膜63、絕緣膜69及絕緣層152的開口中的電極154與汲極電極61b電連接。
    電極154例如可以藉由如下步驟形成：利用PVD法或CVD法等在包括開口的區域中形成導電膜，然後利用蝕刻處理或CMP等的方法去除上述導電膜的一部分。
    佈線156藉由如下步驟形成：在藉由利用濺射法等的PVD法或電漿CVD法等的CVD法形成導電層之後，對該導電層進行構圖。此外，可以使用與源極電極61a及汲極電極61b相同的材料形成佈線156。
    此外，至於本實施方式所示的半導體裝置，藉由重疊設置電晶體500和電晶體100，可以製造出集體度充分高的半導體裝置。
    圖6C示出將上述半導體裝置用作記憶元件時的電路圖的一例。在圖6C中，電晶體100的源極電極和汲極電極中的一方、電容元件520的電極中的一方和電晶體500的閘極電極電連接。另外，第一佈線(1st Line：也稱為源極線)與電晶體500的源極電極電連接，第二佈線(2nd Line：也稱為位元線)與電晶體500的汲極電極電連接。此外，第三佈線(3rd Line：也稱為第一信號線)與電晶體100的源極電極和汲極電極中的另一方電連接，第四佈線(4th Line：也稱為第二信號線)與電晶體100的閘極電極電連接。並且，第五佈線(5th Line：也稱為字線)與電容元件520的電極中的另一方電連接。
    由於使用氧化物半導體的電晶體100的截止電流極小，藉由使電晶體100成為截止狀態，可以在極長時間保持電晶體100的源極電極和汲極電極中的一方、電容元件520的電極中的一方和電晶體500的閘極電極彼此電連接的節點(以下，節點FG)的電位。此外，藉由具有電容元件520，可以容易保持施加到節點FG的電荷，並且，可以容易讀出所保持的資訊。
    在對半導體裝置儲存資訊(寫入)時，首先，將第四佈線的電位設定為使電晶體100成為導通狀態的電位，而使電晶體100成為導通狀態。由此，第三佈線的電位被供應到節點FG，由此在節點FG中積蓄預定量的電荷。在此，施加賦予兩種不同電位電平的電荷(以下，稱為低(Low)電平電荷、高(High)電平電荷)中的任一種。然後，藉由使第四佈線的電位成為使電晶體100成為截止狀態的電位來使電晶體100成為截止狀態，節點FG變為浮動狀態，因此節點FG維持保持預定的電荷的狀態。如上所述，藉由使節點FG積蓄並保持預定量的電荷，可以使記憶單元儲存資訊。
    因為電晶體100的截止電流極小，所以供應到節點FG的電荷被保持很長時間。因此，不需要更新工作或者能夠使更新工作的頻率變為極低，從而可以充分降低耗電量。此外，即使沒有電力供應，也可以在較長期間內保持儲存資料。
    在讀出被儲存的資訊(讀出)的情況下，當在對第一佈線供應預定電位(固定電位)的狀態下，對第五佈線供應適當的電位(讀出電位)時，對應於保持在節點FG中的電荷量電晶體500成為不同的狀態。這是因為如下原因：通常，當電晶體500是n通道型時，節點FG保持High電平電荷的情況下的電晶體500的外觀上的閾值Vth_H低於節點FG保持Low電平電荷的情況下的電晶體500的外觀上的閾值Vth_L。在此，外觀上的閾值是指為使電晶體500成為“導通狀態”所需要的第五佈線的電位。由此，藉由將第五佈線的電位設定為Vth_H與Vth_L之間的電位V0，可以辨別節點FG所保持的電荷。例如，在寫入中，在被施加High電平電荷的情況下，當第五佈線的電位成為V0(>Vth_H)時，電晶體500成為“導通狀態”。在被施加Low電平電荷的情況下，即使第五佈線的電位成為V0(<Vth_L)，電晶體500也保持“截止狀態”。由此，藉由控制第五佈線的電位來讀出電晶體500的導通狀態或截止狀態(讀出第二佈線的電位)，可以讀出所儲存資訊。
    此外，當重寫被儲存的資訊時，藉由對利用上述寫入而保持預定量的電荷的節點FG供應新電位，使節點FG保持關於新資訊的電荷。明確而言，將第四佈線的電位設定為使電晶體100成為導通狀態的電位，來使電晶體100成為導通狀態。由此，第三佈線的電位(關於新資訊的電位)供應到節點FG，節點FG被積蓄預定量的電荷。然後，藉由將第四佈線的電位成為使電晶體100成為截止狀態的電位，來使電晶體100成為截止狀態，由此節點FG成為保持關於新資訊的電荷的狀態。換言之，藉由在利用第一寫入使節點FG保持預定量的電荷的狀態下，進行與第一寫入相同的工作(第二寫入)，可以對儲存的資訊進行重寫。
    本實施方式所示的電晶體100藉由提高氧化物半導體膜表面的平坦性並減少凹凸，可以降低在與氧化物半導體膜接觸地形成的閘極絕緣膜中局部性地形成覆蓋性低的部分的危險性。由此，即使謀求電晶體的微細化而使閘極絕緣膜的厚度為薄，也可以防止電晶體的洩漏電流及耗電量增大。換言之，可以製造抑制耗電量的增大且實現微細化的電晶體。而且，藉由使用這種電晶體，可以得到耗電量少且單位面積的記憶容量大的半導體裝置。
    此外，藉由使用實現了高純度化及本質化的結晶氧化物半導體膜59，可以充分地減少電晶體100的截止電流。再者，包括具有與膜表面大致垂直的c軸的結晶的氧化物半導體膜的電特性穩定，且該氧化物半導體膜可以抑制可見光或紫外光的照射所引起的電特性的變化。藉由將這種結晶氧化物半導體膜59用於電晶體100，可以製造賦予穩定的電特性的可靠性高的電晶體。而且，藉由使用這種電晶體，可以得到在極長時間內保持儲存資料且可靠性高的半導體裝置。
    再者，由於氧化物半導體膜的表面的平坦性被提高了，因此以對該表面成為層狀的方式形成具有與膜表面大致垂直的c軸的結晶。而且，包括具有c軸的結晶的氧化物半導體膜的成長面連續地形成，且氧化物半導體膜的結晶性提高。由此，可以謀求使用該氧化物半導體膜的電晶體的遷移率的提高。藉由使用這種電晶體，可以提高半導體裝置的高速化。
    如上所述，本實施方式所示的結構、方法等可以與其他實施方式所示的結構、方法等適當地組合而實施。 [實施方式4]
    在本實施方式中，參照圖7A及7B說明所公開的發明的一個方式的半導體裝置的應用例。
    圖7A及7B是使用多個圖6A至6C所示的半導體裝置(以下也表示為記憶單元550)來形成的半導體裝置的電路圖。圖7A是記憶單元550串聯連接的所謂NAND型半導體裝置的電路圖。圖7B是記憶單元550並聯連接的所謂NOR型半導體裝置的電路圖。
    圖7A所示的半導體裝置具有源極線SL、位元線BL、第一信號線S1、多個第二信號線S2、多個字線WL以及多個記憶單元550。圖7A示出具有一個源極線SL以及一個位元線BL的結構，但是不侷限於此而還可以採用具有多個源極線SL以及多個位元線BL的結構。
    在各記憶單元550中，電晶體500的閘極電極、電晶體100的源極電極和汲極電極中的一方和電容元件520的電極中的一方電連接。另外，第一信號線S1與電晶體100的源極電極和汲極電極中的另一方電連接，第二信號線S2與電晶體100的閘極電極電連接。而且，字線WL與電容元件520的電極中的另一方電連接。
    另外，記憶單元550所具有的電晶體500的源極電極與相鄰的記憶單元550的電晶體500的汲極電極電連接，記憶單元550所具有的電晶體500的汲極電極與相鄰的記憶單元550的電晶體500的源極電極電連接。但是，串聯連接的多個記憶單元中的設置在一方的端部的記憶單元550所具有的電晶體500的汲極電極與位元線電連接。另外，串聯連接的多個記憶單元中的設置在另一方的端部的記憶單元550所具有的電晶體500的源極電極與源極線電連接。
    在圖7A所示的半導體裝置中，按每個行進行寫入工作及讀出工作。使用如下方法進行寫入工作：對進行寫入的行的第二信號線S2施加使電晶體100成為導通狀態的電位，使進行寫入的行的電晶體100成為導通狀態。由此，對所指定的行的電晶體500的閘極電極施加第一信號線S1的電位，而對該閘極電極施加預定的電荷。像這樣，可以將資料寫入到指定的行的記憶單元中。
    另外，使用如下方法進行讀出工作：首先，藉由將無論施加到電晶體500的閘極電極的電荷如何都使電晶體500成為導通狀態的電位施加到進行讀出的行以外的字線WL，使進行讀出的行以外的電晶體500成為導通狀態。而且，對進行讀出的行的字線WL施加根據電晶體500的閘極電極所具有的電荷選擇電晶體500的導通狀態或截止狀態的電位(讀出電位)。然後，對源極線SL施加固定電位，使與位元線BL連接的讀出電路(未圖示)成為工作狀態。這裏，因為源極線SL-位元線BL之間的多個電晶體500在進行讀出的行中以外都處於導通狀態，所以源極線SL-位元線BL之間的導電率取決於進行讀出的行的電晶體500的狀態(導通狀態或截止狀態)。因為電晶體的導電率根據進行讀出的行的電晶體500的閘極電極所具有的電荷而不同，所以位元線BL的電位相應地取不同的數值。藉由由讀出電路讀出位元線的電位，可以從指定的行的記憶單元讀出資訊。
    圖7B所示的半導體裝置具有源極線SL、位元線BL、第一信號線S1、第二信號線S2、字線WL以及多個記憶單元550。各電晶體500的閘極電極、電晶體100的源極電極和汲極電極中的一方以及電容元件520的電極中的一方電連接。另外，源極線SL與電晶體500的源極電極電連接，位元線BL與電晶體500的汲極電極電連接。另外，第一信號線S1與電晶體100的源極電極和汲極電極中的另一方電連接，第二信號線S2與電晶體100的閘極電極電連接。再者，字線WL與電容元件520的電極中的另一方電連接。
    在圖7B所示的半導體裝置中，按每個行進行寫入工作及讀出工作。使用與上述圖7A所示的半導體裝置同樣的方法進行寫入工作。使用如下方法進行讀出工作：首先，藉由將無論施加到電晶體500的閘極電極的電荷如何都使電晶體500成為截止狀態的電位施加到進行讀出的行以外的字線WL，使進行讀出的行以外的電晶體500成為截止狀態。然後，對進行讀出的行的字線WL施加根據電晶體500的閘極電極所具有的電荷選擇電晶體500的導通狀態或截止狀態的電位(讀出電位)。然後，對源極線SL施加固定電位，使與位元線BL連接的讀出電路(未圖示)成為工作狀態。這裏，因為源極線SL-位元線BL之間的導電率取決於進行讀出的行的電晶體500的狀態(導通狀態或截止狀態)。就是說，位元線BL的電位根據進行讀出的行的電晶體500的閘極電極所具有的電荷而取不同的數值。藉由由讀出電路讀出位元線的電位，可以從指定的行的記憶單元讀出資訊。
    另外，在上述結構中，使各記憶單元550保持的信息量為1位，但是，本實施方式所示的半導體裝置的結構不侷限於此。也可以準備三種以上的施加到電晶體500的閘極電極的電位，以增加各記憶單元550所保持的信息量。例如，在施加到電晶體500的閘極電極的電位為四種的情況下，可以使各記憶單元保持2位元的資訊。
    本實施方式所示的結構、方法等可以與其他實施方式所示的結構、方法等適當地組合而實施。 [實施方式5]
    在本實施方式中，參照圖8A及8B說明使用上述實施方式所示的電晶體的半導體裝置的例子。
    圖8A示出具有相當於所謂DRAM(Dynamic Random Access Memory：動態隨機存取記憶體)的結構的半導體裝置的一例。圖8A所示的記憶單元陣列1120具有將多個記憶單元1130排列為矩陣狀的結構。另外，記憶單元陣列1120具有m個第一佈線以及n個第二佈線。注意，在本實施方式中將第一佈線稱為字線WL，而將第二佈線稱為位元線BL。
    記憶單元1130由電晶體1131和電容元件1132構成。電晶體1131的閘極電極與第一佈線(字線WL)連接。另外，電晶體1131的源極電極和汲極電極中的一方與第二佈線(位元線BL)連接，電晶體1131的源極電極和汲極電極中的另一方與電容元件的電極中的一方連接。另外，電容元件的電極中的另一方與電容線CL連接，並施加有一定的電位。作為電晶體1131使用上述實施方式所示的電晶體100至電晶體160。
    上述實施方式所示的電晶體藉由使用實現了高純度化及本質化的結晶氧化物半導體膜59，可以充分地減少電晶體的截止電流。再者，包括具有與膜表面大致垂直的c軸的結晶的氧化物半導體膜的電特性穩定，且該氧化物半導體膜可以抑制可見光及紫外光的照射所引起的電特性的變化。藉由將這種結晶氧化物半導體膜59用於電晶體1131，可以形成賦予穩定的電特性的可靠性高的電晶體。而且，藉由使用這種電晶體，可以將被認為所謂的DRAM的圖8A所示的半導體裝置實際上用作非揮發性記憶體。
    圖8B示出具有相當於所謂SRAM(Static Random Access Memory：靜態隨機存取記憶體)的結構的半導體裝置的一例。圖8B所示的記憶單元陣列1140可以採用將多個記憶單元1150排列為矩陣狀的結構。此外，記憶單元陣列1140分別包括多個第一佈線(字線WL)、多個第二佈線(位元線BL)以及多個第三佈線(反相位元線BL)。
    記憶單元1150具有第一電晶體1151、第二電晶體1152、第三電晶體1153、第四電晶體1154、第五電晶體1155以及第六電晶體1156。第一電晶體1151和第二電晶體1152用作選擇電晶體。另外，第三電晶體1153和第四電晶體1154中，一方為n通道型電晶體(在此為第四電晶體1154)，另一方為p通道型電晶體(在此為第三電晶體1153)。換言之，由第三電晶體1153和第四電晶體1154構成CMOS電路。同樣地，由第五電晶體1155和第六電晶體1156構成CMOS電路。
    第一電晶體1151、第二電晶體1152、第四電晶體1154、第六電晶體1156為n通道型電晶體，作為這些電晶體可以使用上述實施方式所示的電晶體。第三電晶體1153和第五電晶體1155為p通道型電晶體，將氧化物半導體以外的材料(例如，單晶矽等)用於這些電晶體的通道形成區域。
    本實施方式所示的結構、方法等可以與其他實施方式所示的結構、方法等適當地組合而使用。 [實施方式6]
    可以至少在其一部分使用將氧化物半導體用於通道形成區域的電晶體來構成CPU(Central Processing Unit：中央處理單元)。
    圖9A是示出CPU的具體結構的塊圖。圖9A所示的CPU在基板1190上包括：算術邏輯單元(ALU：Arithmetic logic unit)1191、ALU控制器1192、指令解碼器1193、中斷控制器1194、定時控制器1195、暫存器1196、暫存器控制器1197、匯流排界面(Bus I/F)1198、能夠重寫的ROM1199以及ROM介面(ROM I/F)1189。作為基板1190使用半導體基板、SOI基板、玻璃基板等。ROM1199及ROM I/F1189也可以設置在不同的晶片上。當然，圖9A所示的CPU只不過是簡化其結構而表示的一例，所以實際上的CPU根據其用途具有各種各樣的結構。
    藉由Bus I/F1198輸入到CPU中的指令在輸入到指令解碼器1193中並被解碼之後，輸入到ALU控制器1192、中斷控制器1194、暫存器控制器1197以及定時控制器1195中。
    ALU控制器1192、中斷控制器1194、暫存器控制器1197、定時控制器1195根據被解碼的指令而進行各種控制。明確而言，ALU控制器1192生成用來控制ALU1191的工作的信號。另外，在進行CPU的程式時，中斷控制器1194根據其優先度或掩模的狀態來判斷來自外部的輸入/輸出裝置或週邊電路的中斷要求而進行處理該要求。暫存器控制器1197生成暫存器1196的位址，並對應於CPU的狀態來進行暫存器1196的讀出或寫入。
    另外，定時控制器1195生成用來控制ALU1191、ALU控制器1192、指令解碼器1193、中斷控制器1194以及暫存器控制器1197的工作定時的信號。例如，定時控制器1195具有根據基準時脈信號CLK1來生成內部時脈信號CLK2的內部時脈發生部，並將時脈信號CLK2供應到上述各種電路中。
    在圖9A所示的CPU中，在暫存器1196中設置有記憶元件。作為暫存器1196的記憶元件可以使用實施方式3至實施方式5所示的記憶元件。
    在圖9A所示的CPU中，暫存器控制器1197根據ALU1191的指令來選擇暫存器1196中的保持工作。換言之，暫存器控制器1197選擇在暫存器1196所具有的記憶元件中由正反器保持資料，還是由電容元件保持資料。在選擇由正反器保持資料的情況下，對暫存器1196中的記憶元件供應電源電壓。在選擇由電容元件保持資料的情況下，對電容元件進行資料的重寫，而可以停止對暫存器1196中的記憶元件供應電源電壓。
    如圖9B或9C所示，電源的停止藉由在記憶元件群和施加有電源電位VDD或電源電位VSS的節點之間設置切換元件來可以進行。以下對圖9B及9C的電路進行說明。
    圖9B及9C示出儲存電路的結構的一例，其中作為用來控制對記憶元件供應電源電位的切換元件包括將氧化物半導體用於通道形成區域的電晶體。
    圖9B所示的記憶體裝置包括切換元件1141以及具有多個記憶元件1142的記憶元件群1143。明確而言，作為各記憶元件1142可以使用實施方式3至實施方式5所示的記憶元件。記憶元件群1143所具有的各記憶元件1142藉由切換元件1141施加有高位準的電源電位VDD。並且，記憶元件群1143所具有的各記憶元件1142施加有信號IN的電位和低位準的電源電位VSS。
    在圖9B中，作為切換元件1141使用在通道形成區域中具有氧化物半導體的電晶體，並且該電晶體的開關被施加到其閘極電極的信號SigA控制。
    另外，雖然圖9B中示出切換元件1141僅具有一個電晶體的結構，但是並不限於此，也可以具有多個電晶體。當切換元件1141具有多個用作切換元件的電晶體時，既可以使上述多個電晶體並聯連接，又可以使上述多個電晶體串聯連接，還可以組合並聯和串聯。
    另外，在圖9B中，雖然由切換元件1141控制相對於記憶元件群1143所具有的各記憶元件1142的高位準的電源電位VDD的供應，但是也可以由切換元件1141控制低位準的電源電位VSS的供應。
    另外，圖9C示出記憶體裝置的一例，其中藉由切換元件1141對記憶元件群1143所具有的各記憶元件1142供應低位準的電源電位VSS。可以由切換元件1141控制對記憶元件群1143所具有的各記憶元件1142的低位準的電源電位VSS的供應。
    即使在記憶元件群和施加有電源電位VDD或電源電位VSS的節點之間設置切換元件，來暫時停止CPU的動作而停止供應電源電壓，也能夠保持資料，而可以降低耗電量。明確而言，例如即使個人電腦的使用者停止對鍵盤等輸入裝置輸入資訊，也可以停止CPU的工作，因此可以降低耗電量。
    在此，雖然以CPU為例子進行說明，但是也可以將電晶體應用於DSP(Digital Signal Processor：數位信號處理器)、定制LSI、FPGA(Field Programmable Gate Array：現場可編程閘陣列)等的LSI。
    本實施方式所示的結構、方法等可以與其他實施方式所示的結構、方法等適當地組合而使用。 [實施方式7]
    在本實施方式中，下面說明在同一基板上製造至少配置在驅動電路的一部分和像素部中的電晶體的例子。
    根據上述實施方式所示的方法形成配置在像素部中的電晶體。此外，因為該電晶體容易成為n通道型，所以將驅動電路中的能夠由n通道型TFT構成的驅動電路的一部分形成在與像素部的電晶體同一基板上。如此，藉由將上述實施方式所示的電晶體用於像素部及驅動電路，可以提供具有高可靠性的顯示裝置。
    圖10A示出主動矩陣型顯示裝置的塊圖的一例。在顯示裝置的基板600上包括：像素部601；第一掃描線驅動電路602；第二掃描線驅動電路603；信號線驅動電路604。在像素部601中配置有從信號線驅動電路604延伸的多個信號線以及從第一掃描線驅動電路602及第二掃描線驅動電路603延伸的多個掃描線。此外，在掃描線與信號線的交叉區域中，分別配置有矩陣狀的具有顯示元件的像素。另外，顯示裝置的基板600藉由FPC(Flexible Printed Circuit：撓性印刷電路)等的連接部連接於時序控制電路(也稱為控制器、控制IC)。
    在圖10A中，在與像素部601相同的基板600上形成第一掃描線驅動電路602、第二掃描線驅動電路603、信號線驅動電路604。由此，設置在外部的驅動電路等的構件的數量減少，所以可以實現成本的降低。另外，當在基板600的外部設置驅動電路時，需要使佈線延伸，且佈線之間的連接數量增加。當在同一基板600上設置驅動電路時，可以減少該佈線之間的連接數，從而可以謀求提高可靠性或良率。
    另外，圖10B表示像素部的電路結構的一例。在此示出VA型液晶顯示面板的像素結構。
    在該像素結構中，一個像素具有多個像素電極層，並且電晶體連接到各像素電極層。各TFT由不同的閘極信號驅動。就是說，在以多域設計的像素中，獨立地控制施加到各像素電極的信號。
    電晶體616的閘極佈線612和電晶體617的閘極佈線613彼此分離，以便能夠對它們提供不同的閘極信號。另一方面，電晶體616和電晶體617共同使用用作資料線的源極電極層或汲極電極層614。作為電晶體616及電晶體617，可以適當地利用上述實施方式所示的電晶體。因此可以提供高可靠性的液晶顯示面板。
    電連接於電晶體616的第一像素電極層和電連接於電晶體617的第二像素電極層具有不同的形狀，並且被狹縫彼此分離。第二像素電極層形成為圍繞擴展為V字型的第一像素電極的外側。藉由利用電晶體616及電晶體617使施加到第一像素電極層和第二像素電極層的電壓時序不同，來控制液晶的配向。電晶體616連接到閘極佈線612，電晶體617連接到閘極佈線613。藉由對閘極佈線612和閘極佈線613施加不同的閘極信號，可以使電晶體616及電晶體617的工作時序互不相同。
    另外，由電容佈線610、用作電介質的閘極絕緣膜及與第一像素電極層或第二像素電極層電連接的電容電極形成儲存電容器。
    藉由使第一像素電極層、液晶層和反電極層彼此重疊，形成第一液晶元件618。此外，藉由使第二像素電極層、液晶層和反電極層彼此重疊，形成第二液晶元件619。此外，這種像素結構是在一個像素中設置有第一液晶元件618和第二液晶元件619的多疇結構。
    此外，圖10B所示的像素結構不侷限於此。例如，也可以還對圖10B所示的像素追加開關、電阻元件、電容元件、電晶體、感測器或邏輯電路等。
    另外，圖10C示出像素部的電路結構的一例。在此示出使用有機EL元件的顯示面板的像素結構。
    在有機EL元件中，藉由對發光元件施加電壓，電子及電洞分別從一對電極注入到包括具有發光性的有機化合物的層中，以使電流流過。然後，因這些載子(電子及電洞)再結合，而具有發光性的有機化合物形成激發狀態，並且當從該激發狀態回到基態時發光。由於這種機制，上述發光元件被稱為電流激發型發光元件。
    在圖10C中，作為半導體裝置的例子示出可以應用數位時間灰階級驅動的像素結構的一例。
    對可以應用數位時間灰階級驅動的像素的結構以及像素的工作進行說明。在此示出在一個像素中使用兩個n通道型電晶體的例子，在該n通道型電晶體中將氧化物半導體層用於通道形成區域。
    像素620包括開關電晶體621、驅動電晶體622、發光元件624以及電容元件623。在開關電晶體621中，閘極電極層與掃描線626連接，第一電極(源極電極層和汲極電極層中的一方)與信號線625連接，並且第二電極(源極電極層和汲極電極層中的另一方)與驅動電晶體622的閘極電極層連接。在驅動電晶體622中，閘極電極層藉由電容元件623與電源線627連接，第一電極與電源線627連接，第二電極與發光元件624的第一電極(像素電極)連接。發光元件624的第二電極相當於共同電極628。共同電極628與形成在同一基板上的共用電位線電連接。
    作為開關電晶體621及驅動電晶體622可以適當地利用上述實施方式所示的電晶體。因此可以提供使用有機EL元件的具有高可靠性的顯示面板。
    另外，將發光元件624的第二電極(共同電極628)設定為低電源電位。注意，低電源電位是指以電源線627所設定的高電源電位為基準滿足“低電源電位<高電源電位”的關係的電位。作為低電源電位例如也可以設定為GND、0V等。將該高電源電位與低電源電位的電位差施加到發光元件624上，為了在發光元件624中使電流流過以使發光元件624發光，以使高電源電位與低電源電位的電位差成為發光元件624的正向臨界電壓以上的方式設定各種電位。
    另外，還可以使用驅動電晶體622的閘極電容代替電容元件623而省略電容元件623。至於驅動電晶體622的閘極電容，也可以在通道形成區域與閘極電極層之間形成有電容。
    在此，當採用電壓輸入電壓驅動方式時，對驅動電晶體622的閘極電極層輸入使驅動電晶體622處於充分的導通狀態或截止狀態的兩種狀態的視頻信號。亦即，使驅動電晶體622在線形區域中工作。由於使驅動電晶體622在線形區域中工作，因此將比電源線627的電壓高的電壓施加到驅動電晶體622的閘極電極層。另外，對信號線625施加“電源線電壓+驅動電晶體622的Vth”以上的電壓。
    另外，當進行類比灰階級驅動而代替數位時間灰階級驅動時，藉由使信號的輸入不同，可以使用與圖10C相同的像素結構。
    當進行類比灰階級驅動時，對驅動電晶體622的閘極電極層施加發光元件624的正向電壓+驅動電晶體622的Vth以上的電壓。發光元件624的正向電壓是指實現所希望的亮度時的電壓，至少包括正向臨界電壓。另外，藉由輸入使驅動電晶體622在飽和區域中工作的視頻信號，可以在發光元件624中使電流流過。為了使驅動電晶體622在飽和區域中工作，將電源線627的電位設定為高於驅動電晶體622的閘極電位。藉由採用類比方式的視頻信號，可以在發光元件624中使與視頻信號對應的電流流過，而進行類比灰階級驅動。
    此外，圖10C所示的像素結構不侷限於此。例如，也可以還對圖10C所示的像素追加開關、電阻元件、電容元件、感測器、電晶體或邏輯電路等。
    本實施方式所示的結構、方法等可以與其他實施方式所示的結構、方法等適當地組合而使用。 [實施方式8]
    本說明書所公開的半導體裝置可以應用於各種電子裝置(也包括遊戲機)。作為電子裝置，例如可以舉出：電視機(也稱為電視或電視接收機)；用於電腦等的監視器；如數位相機、數位攝像機等影像拍攝裝置；數位相框；行動電話機(也稱為行動電話、行動電話裝置)；可攜式遊戲機；可攜式資訊終端；音頻再生裝置；彈珠機等大型遊戲機等。對具備在上述實施方式中說明的半導體裝置的電子裝置的例子進行說明。
    圖11A表示可攜式資訊終端，其包括主體1001、外殼1002、顯示部1003a和1003b等。顯示部1003b是觸摸屏，藉由觸摸在顯示部1003b上顯示的鍵盤按鈕1004，可以操作螢幕且可以輸入文字。不必說，也可以將顯示部1003a用作觸摸屏而構成。藉由將上述實施方式所示的電晶體用作切換元件，而製造液晶面板或有機發光面板，並將其應用於顯示部1003a、1003b，可以提高可攜式資訊終端的顯示部的可靠性。
    圖11A所示的可攜式資訊終端可以具有如下功能：顯示各種各樣的資訊(靜態影像、動態影像、文字影像等)；將日曆、日期或時刻等顯示在顯示部上；對顯示在顯示部上的資訊進行操作或編輯；藉由各種各樣的軟體(程式)控制處理等。此外，可以在外殼的背面或側面上提供外部連接端子(耳機端子、USB端子等)、儲存介質插入部分等。
    此外，圖11A所示的可攜式資訊終端可以採用無線地發送和接收資訊的結構。可以以無線從電子書伺服器購買並下載所希望的書籍資料等。
    圖11B是可攜式音樂播放器，其主體1021設有：顯示部1023；為了掛在耳朵上的固定部1022；揚聲器；操作按鈕1024；及外部記憶體插槽1025等。藉由將上述實施方式所示的電晶體用作切換元件，而製造液晶面板或有機發光面板，並將其應用於顯示部1023，可以提高可攜式音樂播放器的顯示部的可靠性。
    再者，藉由使圖11B所示的可攜式音樂播放器具有天線、麥克風功能及無線通信功能，且與行動電話互動，可以實現在開汽車等時利用無線通信進行免提的對話。
    圖11C示出行動電話，由兩個外殼，即外殼1030及外殼1031構成。外殼1031具備顯示面板1032、揚聲器1033、麥克風1034、指向裝置1036、拍攝裝置用透鏡1037、外部連接端子1038等。此外，外殼1030具備對行動電話進行充電的太陽能電池單元1040、外部記憶體插槽1041等。另外，在外殼1031內組裝有天線。藉由將上述實施方式所示的電晶體用於顯示面板1032，可以提高行動電話的顯示部的可靠性。
    此外，顯示面板1032具備觸摸屏，在圖11C中，使用虛線示出作為影像而被顯示出來的多個操作鍵1035。另外，還安裝有用來使由太陽能電池單元1040輸出的電壓上升到各電路所需的電壓的升壓電路。
    顯示面板1032根據使用方式適當地改變顯示的方向。另外，由於在與顯示面板1032同一面上設置拍攝裝置用透鏡1037，所以可以實現可視電話。揚聲器1033及麥克風1034不侷限於音頻通話，還可以進行可視通話、錄音、再生等。再者，滑動外殼1030和外殼1031而可以從如圖11C所示那樣的展開狀態變成重疊狀態，所以可以實現適合於攜帶的小型化。
    外部連接端子1038可以與AC適配器及各種電纜如USB電纜等連接，並可以進行充電及與個人電腦等的資料通信。另外，藉由將儲存介質插入外部記憶體插槽1041中，可以對應於更大量資料的保存及移動。
    另外，除了上述功能之外，還可以具有紅外線通信功能、電視接收功能等。
    圖11D示出電視機的一例。在電視機1050中，在外殼1051中安裝有顯示部1053。利用顯示部1053可以顯示影像。此外，在此示出利用安裝有CPU的支架1055支撐外殼1051的結構。藉由將上述實施方式所示的電晶體用於顯示部1053，可以提高電視機1050的顯示部的可靠性。
    可以藉由利用外殼1051所具備的操作開關或另行提供的遙控器進行電視機1050的操作。另外，也可以採用在遙控器中設置顯示部的結構，該顯示部顯示從該遙控器輸出的資訊。
    另外，電視機1050採用具備接收機、數據機等的結構。可以藉由利用接收機接收一般的電視廣播。再者，藉由數據機連接到有線或無線方式的通信網路，也可以進行單向(從發送者到接收者)或雙向(在發送者和接收者之間或在接收者之間等)的資訊通信。
    另外，電視機1050具備外部連接端子1054、儲存介質再現錄影部1052、外部記憶體插槽。外部連接端子1054可以與USB電纜等各種電纜連接，並可以進行與個人電腦等的資料通信。藉由將盤狀儲存介質插入儲存介質再現錄影部1052中，可以進行對儲存在儲存介質中的資料的讀出以及對儲存介質的寫入。另外，也可以將插入外部記憶體插槽中的外部記憶體1056所儲存的影像或影像等顯示在顯示部1053上。
    另外，藉由將上述實施方式所示的記憶體裝置用於外部記憶體1056或CPU，可以提供耗電量被充分降低且可靠性高的電視機1050。
    以上，本實施方式所示的結構、方法等可以與其他實施方式所示的結構、方法等適當地組合而使用。 實施例
    在本實施例中，形成用於本發明的一個方式的半導體裝置的氧化物半導體膜，並使用透過型電子顯微鏡(TEM)及原子力顯微鏡(AFM：Atomic Force Microscope)對該氧化物半導體膜進行觀察，而說明所得到的結果。
    在本實施例中，在玻璃基板(由旭硝子株式會社製造的AN100)上將氧氮化矽膜形成為具有300nm厚，並在該氧氮化矽膜上將氧化物半導體膜(IGZO膜)為具有30nm厚，來製造樣本A及樣本B。
    首先，至於樣本A及樣本B，藉由CVD法形成氧氮化矽膜。氧氮化矽膜的成膜條件是如下：成膜氣體的流量為SiH4：4sccm，N2O：800sccm；壓力為40Pa；基板溫度為400℃；高頻(RF)電源功率為150W。
    然後，至於樣本A及樣本B，藉由濺射法形成In-Ga-Zn-O類氧化物半導體膜。氧化物半導體膜的成膜條件是如下：使用成分比為In2O3：Ga2O3：ZnO=1：1：2[莫耳數比]的靶材，成膜氣體流量為Ar：30sccm，O2：15sccm；壓力為0.4Pa；基板溫度為400℃；高頻(RF)電源功率為0.5kW。
    對如上所述那樣形成氧化物半導體膜的樣本A及樣本B，在氮氛圍下以450℃的加熱溫度進行1小時的加熱處理。
    再者，在樣本A中，藉由離子植入法對氧化物半導體膜注入氧(18O)離子。此時，離子植入的條件是如下：加速電壓為10kV；劑量為1.0×1016ions/cm2。
    圖16A、16B以及圖17示出使用TEM拍攝的樣本A及樣本B的剖面TEM影像。圖16A是樣本A的倍率為500000倍的剖面TEM影像，圖16B是樣本A的倍率為4000000倍的剖面TEM影像，而圖17是樣本B的倍率為4000000倍的剖面TEM影像。注意，在本實施例中，使用由株式會社日立高新技術製造的H-9000NAR，以300kV的加速電壓拍攝剖面TEM影像。
    如圖16A及16B所示，在樣本A的氧化物半導體膜的表面上幾乎沒有凹凸，而其平坦性高。針對於此，如圖17所示，在樣本B的氧化物半導體膜的表面上形成有凹凸。
    在此，圖18A及18B示出使用AFM拍攝的樣本A及樣本B的AFM影像。圖18A是樣本A的AFM影像，圖18B是樣本B的AFM影像。注意，在本實施例中，使用由SII NanoTechnology株式會社製造的SPA-500大型載物台SPM單元，以如下測量條件拍攝AFM影像：掃描速度為1.0Hz，測量面積為1μm×1μm。
    當圖18A所示的AFM影像與圖18B所示的AFM影像進行比較時，可以知道樣本A的氧化物半導體膜表面的平坦性比樣本B的氧化物半導體膜表面的平坦性高。再者，當根據圖18A及18B的AFM影像測量平均面粗糙度時，樣本A的表面的平均面粗糙度為0.41nm，樣本B的表面的平均面粗糙度為1.08nm。因此，與樣本B相比，樣本A的平均面粗糙度確實減少了，且其平坦性被提高。
    根據上述記載示出了如下事實，即藉由對氧化物半導體膜照射氧離子，可以減少該氧化物半導體膜表面的平均面粗糙度並提高平坦性。
    另一方面，雖然在圖17所示的樣本B的氧化物半導體膜中觀察到具有與該氧化物半導體膜的表面垂直的c軸，並形成為層狀的In-Ga-Zn-O的結晶，但是在圖16A及16B所示的樣本A中沒有觀察到這種形成為層狀的In-Ga-Zn-O的結晶。由此推測因對氧化物半導體膜照射氧離子，而形成為層狀的In-Ga-Zn-O的結晶結構被破壞。另外，在圖17所示的樣本B的氧化物半導體膜的表面附近以與形成有凹凸的氧化物半導體膜的表面大致平行的方式形成有層狀的In-Ga-Zn-O的結晶。
    於是，在本實施例中驗證是否在氧離子的照射之後再次進行加熱處理，因氧離子的照射而被破壞的形成為層狀的In-Ga-Zn-O的結晶再次形成。
    於是，在本實施例中，在玻璃基板(由旭硝子株式會社製造的AN100)上將氧化矽膜形成為300nm厚，並在該氧氮化矽膜上將氧化物半導體膜(IGZO膜)形成為100nm厚，來製造樣本C。
    首先，至於樣本C，藉由濺射法形成氧化矽膜。氧化矽膜的成膜條件是如下：作為靶材採用氧化矽(SiO2)；成膜氣體的流量為Ar：25sccm，O2：25sccm；壓力為0.4Pa；基板溫度為100℃；高頻(RF)電源功率為0.5kW。
    然後，至於樣本C，藉由濺射法形成In-Ga-Zn-O類氧化物半導體膜。氧化物半導體膜的成膜條件是如下：使用成分比為In2O3：Ga2O3：ZnO=1：1：2[莫耳數比]的靶材，成膜氣體流量為Ar：30sccm，O2：15sccm；壓力為0.4Pa；基板溫度為250℃；高頻(RF)電源功率為1.5kW。
    對如上所述那樣形成氧化物半導體膜的樣本C，在真空氛圍下以400℃的加熱溫度進行30分鐘的加熱處理。
    再者，在樣本C中，藉由離子植入法對氧化物半導體膜注入氧(18O)離子。此時，離子植入的條件是如下：加速電壓為40kV；劑量為1.0×1016ions/cm2。
    然後，還在氮氛圍下以650℃的加熱溫度對樣本C進行1小時的加熱處理。
    圖19A、19B示出使用TEM拍攝的樣本C的剖面TEM影像。圖19A是樣本C的倍率為500000倍的剖面TEM影像，圖19B是樣本C的倍率為4000000倍的剖面TEM影像。
    如圖19A及19B所示，樣本C的氧化物半導體膜的表面幾乎沒有凹凸，而具有高平坦性。再者，如圖19B所示，在離該氧化物半導體膜的表面具有2nm至5nm左右的深度的區域中可以觀察到與該氧化物半導體膜表面垂直的c軸並形成為層狀的In-Ga-Zn-O的結晶。
    此外，在圖19A及19B所示的樣本C的氧化物半導體膜的表面附近以與平坦性良好的氧化物半導體膜的表面大致平行的方式形成有層狀的In-Ga-Zn-O的結晶。由此，當將該氧化物半導體膜用於電晶體時，與樣本B的氧化物半導體膜相比，在樣本C的氧化物半導體中，因為用於通道形成區域的In-Ga-Zn-O的結晶在通道方向上排列為層狀，所以可以謀求提高電晶體的遷移率的提高。
    此外，圖20示出樣本D的AFM影像，該樣本D是在氮氛圍下對採用與樣本A相同的方法製造的氧化物半導體膜以650℃的加熱溫度進行1小時的加熱處理來製造的。
    與圖18A所示的AFM影像同樣，由圖20所示的AFM影像可以知道樣本D的氧化物半導體膜表面的平坦性高。再者，當從圖20的AFM影像測量平均面粗糙度時，樣本D表面的平均面粗糙度為0.31nm，而比樣本A表面的平均面粗糙度良好。由此，樣本D的平均面粗糙度確實減少了，且其平坦性被提高。
    上述記載示出了藉由在氧離子的照射之後再次進行加熱處理，因氧離子的照射而被破壞的形成為層狀的In-Ga-Zn-O的結晶再次形成。再者，還示出了當形成為層狀的In-Ga-Zn-O的結晶再次形成時，維持藉由氧離子的照射提高的氧化物半導體膜的平坦性或其平坦性更良好。
    像這樣，藉由照射氧離子減少該氧化物半導體膜的表面的平均面粗糙度，從而即使在使用該氧化物半導體膜的電晶體中，謀求微細化來使閘極絕緣膜薄膜化，也可以抑制洩漏電流及耗電量的增大。因此，可以提供抑制耗電量的增大且實現微細化的半導體裝置。
    此外，藉由對減少平均面粗糙度的氧化物半導體膜進行加熱處理，可以將氧化物半導體膜形成為包括具有與該氧化物半導體膜表面垂直的c軸的結晶。由此，可以抑制可見光或紫外光所引起的氧化物半導體膜的電特性的變化。因此，可以提供賦予穩定的電特性的可靠性高的半導體裝置。
    51‧‧‧基板
    53‧‧‧離子
    55‧‧‧氧化物半導體膜
    57‧‧‧絕緣膜
    59‧‧‧結晶氧化物半導體膜
    59a‧‧‧雜質區域
    59b‧‧‧雜質區域
    59c‧‧‧通道形成區域
    61a‧‧‧源極電極
    61b‧‧‧汲極電極
    63‧‧‧閘極絕緣膜
    65‧‧‧閘極電極
    65a‧‧‧閘極電極
    65b‧‧‧佈線
    69‧‧‧絕緣膜
    71a‧‧‧源極電極
    71b‧‧‧汲極電極
    73‧‧‧閘極絕緣膜
    75‧‧‧側壁絕緣膜
    77‧‧‧絕緣膜
    79‧‧‧絕緣膜
    100‧‧‧電晶體
    110‧‧‧電晶體
    120‧‧‧電晶體
    130‧‧‧電晶體
    140‧‧‧電晶體
    150‧‧‧電晶體
    152‧‧‧絕緣層
    154‧‧‧電極
    156‧‧‧佈線
    160‧‧‧電晶體
    400‧‧‧基板
    406‧‧‧元件隔離絕緣層
    408‧‧‧閘極絕緣層
    410‧‧‧閘極電極
    416‧‧‧通道形成區域
    420‧‧‧雜質區域
    424‧‧‧金屬化合物區域
    500‧‧‧電晶體
    520‧‧‧電容元件
    550‧‧‧記憶單元
    600‧‧‧基板
    601‧‧‧像素部
    602‧‧‧掃描線驅動電路
    603‧‧‧掃描線驅動電路
    604‧‧‧信號線驅動電路
    610‧‧‧電容佈線
    612‧‧‧閘極佈線
    613‧‧‧閘極佈線
    614‧‧‧汲極電極層
    616‧‧‧電晶體
    617‧‧‧電晶體
    618‧‧‧液晶元件
    619‧‧‧液晶元件
    620‧‧‧像素
    621‧‧‧開關電晶體
    622‧‧‧驅動電晶體
    623‧‧‧電容元件
    624‧‧‧發光元件
    625‧‧‧信號線
    626‧‧‧掃描線
    627‧‧‧電源線
    628‧‧‧共同電極
    1001‧‧‧主體
    1002‧‧‧外殼
    1004‧‧‧鍵盤按鈕
    1021‧‧‧主體
    1022‧‧‧固定部
    1023‧‧‧顯示部
    1024‧‧‧操作按鈕
    1025‧‧‧外部記憶體插槽
    1030‧‧‧外殼
    1031‧‧‧外殼
    1032‧‧‧顯示面板
    1033‧‧‧揚聲器
    1034‧‧‧麥克風
    1035‧‧‧操作鍵
    1036‧‧‧指向裝置
    1037‧‧‧拍攝裝置用透鏡
    1038‧‧‧外部連接端子
    1040‧‧‧太陽能電池單元
    1041‧‧‧外部記憶體插槽
    1050‧‧‧電視機
    1051‧‧‧外殼
    1052‧‧‧儲存介質再現錄影部
    1053‧‧‧顯示部
    1054‧‧‧外部連接端子
    1055‧‧‧支架
    1056‧‧‧外部記憶體
    1120‧‧‧記憶單元陣列
    1130‧‧‧記憶單元
    1131‧‧‧電晶體
    1132‧‧‧電容元件
    1140‧‧‧記憶單元矩陣
    1141‧‧‧切換元件
    1142‧‧‧記憶元件
    1143‧‧‧記憶元件群
    1150‧‧‧記憶單元
    1151‧‧‧晶体管
    1152‧‧‧電晶體
    1153‧‧‧晶体管
    1154‧‧‧晶体管
    1155‧‧‧晶体管
    1156‧‧‧晶体管
    1189‧‧‧ROM I/F
    1190‧‧‧基板
    1191‧‧‧ALU
    1192‧‧‧ALU控制器
    1193‧‧‧指令解碼器
    1194‧‧‧中斷控制器
    1195‧‧‧定時控制器
    1196‧‧‧暫存器
    1197‧‧‧暫存器控制器
    1198‧‧‧Bus I/F
    1199‧‧‧ROM
    在圖式中：圖1A至1E是說明本發明的一個方式的半導體裝置的製造製程的剖面圖；圖2A至2E是說明本發明的一個方式的半導體裝置的製造製程的剖面圖；圖3A至3E是說明本發明的一個方式的半導體裝置的製造製程的剖面圖；圖4A至4E是說明本發明的一個方式的半導體裝置的製造製程的剖面圖；圖5A至5C是說明本發明的一個方式的半導體裝置的剖面圖；圖6A至6C是示出本發明的一個方式的半導體裝置的剖面圖、平面圖及電路圖；圖7A及7B是示出本發明的一個方式的半導體裝置的電路圖；圖8A及8B是示出本發明的一個方式的半導體裝置的電路圖；圖9A至9C是示出本發明的一個方式的半導體裝置的塊圖；圖10A至10C是示出本發明的一個方式的半導體裝置的塊圖及電路圖；圖11A至11D是本發明的一個方式的電子裝置的外觀圖；圖12A至12E是說明氧化物材料的結構的圖；圖13A至13C是說明氧化物材料的結構的圖；圖14A至14C是說明氧化物材料的結構的圖；圖15A及15B是說明氧化物材料的結構的圖；圖16A及16B是本發明的一個實施例的樣本的剖面TEM影像；圖17是本發明的一個實施例的樣本的剖面TEM影像；圖18A及18B是本發明的一個實施例的樣本的AFM影像；圖19A及19B是本發明的一個實施例的樣本的剖面TEM影像；圖20是本發明的一個實施例的樣本的AFM影像。
    51‧‧‧基板
    53‧‧‧離子
    55‧‧‧氧化物半導體膜
    59‧‧‧結晶氧化物半導體膜
    61a‧‧‧源極電極
    61b‧‧‧汲極電極
    63‧‧‧閘極絕緣膜
    65‧‧‧閘極電極
    69‧‧‧絕緣膜
    100‧‧‧電晶體
    权利要求:
    Claims (23)
    [1] 一種半導體裝置的製造方法，包括如下步驟：在絕緣表面上形成氧化物半導體膜；對該氧化物半導體膜進行氧離子照射，來減少該氧化物半導體膜的表面的平均面粗糙度；在對該氧化物半導體膜進行該氧離子照射之後，在該氧化物半導體膜上形成閘極絕緣膜；在該閘極絕緣膜上以與該氧化物半導體膜重疊的方式形成閘極電極；以及在對該氧化物半導體膜進行該氧離子照射之後，對該氧化物半導體膜進行加熱處理，來形成包括結晶的氧化物半導體膜，該結晶具有與該氧化物半導體膜的表面大致垂直的c軸。
    [2] 根據申請專利範圍第1項之半導體裝置的製造方法，其中藉由進行該氧離子照射，該氧化物半導體膜的該表面的該平均面粗糙度為0.1nm以上且0.6nm以下。
    [3] 根據申請專利範圍第1項之半導體裝置的製造方法，其中藉由離子植入法進行該氧離子照射。
    [4] 根據申請專利範圍第1項之半導體裝置的製造方法，其中藉由離子摻雜法進行該氧離子照射。
    [5] 根據申請專利範圍第1項之半導體裝置的製造方法，其中藉由電漿侵入離子植入法進行該氧離子照射。
    [6] 根據申請專利範圍第1項之半導體裝置的製造方法，其中使用包括該氧離子的氣體簇離子束進行照射。
    [7] 根據申請專利範圍第1項之半導體裝置的製造方法，其中具有與該氧化物半導體膜的該表面大致垂直的c軸的該結晶設置在從該氧化物半導體膜的該表面到5nm的深度的範圍內。
    [8] 根據申請專利範圍第1項之半導體裝置的製造方法，其中該閘極絕緣膜的厚度為5nm以上且15nm以下。
    [9] 一種半導體裝置的製造方法，包括如下步驟：在絕緣表面上形成氧化物半導體膜；對該氧化物半導體膜進行氟離子照射，來減少該氧化物半導體膜的表面的平均面粗糙度；在對該氧化物半導體膜進行該氟離子照射之後，在該氧化物半導體膜上形成閘極絕緣膜；在該閘極絕緣膜上以與該氧化物半導體膜重疊的方式形成閘極電極；以及在對該氧化物半導體膜進行該氟離子照射之後，對該氧化物半導體膜進行加熱處理，來使氟從該氧化物半導體膜脫離並形成包括結晶的氧化物半導體膜，該結晶具有與該氧化物半導體膜的該表面大致垂直的c軸。
    [10] 根據申請專利範圍第9項之半導體裝置的製造方法，其中藉由進行該氟離子照射，該氧化物半導體膜的表面的該平均面粗糙度為0.1nm以上且0.6nm以下。
    [11] 根據申請專利範圍第9項之半導體裝置的製造方法，其中藉由離子植入法進行該氟離子照射。
    [12] 根據申請專利範圍第9項之半導體裝置的製造方法，其中藉由離子摻雜法進行該氟離子照射。
    [13] 根據申請專利範圍第9項之半導體裝置的製造方法，其中藉由電漿侵入離子植入法進行該氟離子照射。
    [14] 根據申請專利範圍第9項之半導體裝置的製造方法，其中使用包括該氟離子的氣體簇離子束進行照射。
    [15] 根據申請專利範圍第9項之半導體裝置的製造方法，其中具有與該氧化物半導體膜的表面大致垂直的c軸的該結晶設置在從該氧化物半導體膜的該表面到5nm的深度的範圍內。
    [16] 根據申請專利範圍第9項之半導體裝置的製造方法，其中該閘極絕緣膜的厚度為5nm以上且15nm以下。
    [17] 一種半導體裝置的製造方法，包括如下步驟：在絕緣表面上形成氧化物半導體膜；在氧氛圍下對該氧化物半導體膜進行電漿處理，來減少該氧化物半導體膜的表面的平均面粗糙度；在對該氧化物半導體膜進行電漿處理之後，在該氧化物半導體膜上形成閘極絕緣膜；在該閘極絕緣膜上以與該氧化物半導體膜重疊的方式形成閘極電極；以及在該氧氛圍下對該氧化物半導體膜進行該電漿處理之後，對該氧化物半導體膜進行加熱處理，來形成包括結晶的氧化物半導體膜，該結晶具有與該氧化物半導體膜的該表面大致垂直的c軸。
    [18] 根據申請專利範圍第17項之半導體裝置的製造方法，其中藉由進行該電漿處理，該氧化物半導體膜的該表面的該平均面粗糙度為0.1nm以上且0.6nm以下。
    [19] 根據申請專利範圍第17項之半導體裝置的製造方法，其中具有與該氧化物半導體膜的表面大致垂直的c軸的該結晶在於從該氧化物半導體膜的該表面到5nm的深度的範圍內。
    [20] 根據申請專利範圍第17項之半導體裝置的製造方法，其中該閘極絕緣膜的厚度為5nm以上且15nm以下。
    [21] 一種半導體裝置，包括：形成在絕緣表面上的氧化物半導體膜；形成在該氧化物半導體膜上的閘極絕緣膜；以及以與該氧化物半導體膜重疊的方式形成在該閘極絕緣膜上的閘極電極，其中，該氧化物半導體膜的表面的平均面粗糙度為0.1nm以上且0.6nm以下，並且，該氧化物半導體膜包括具有與該氧化物半導體膜的表面大致垂直的c軸的結晶。
    [22] 根據申請專利範圍第21項之半導體裝置，其中具有與該氧化物半導體膜的表面大致垂直的c軸的該結晶設置在從該氧化物半導體膜的表面到5nm的深度的範圍內。
    [23] 根據申請專利範圍第21項之半導體裝置，其中該閘極絕緣膜的厚度為5nm以上且15nm以下。
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    法律状态:
    2021-09-21| MM4A| Annulment or lapse of patent due to non-payment of fees|
    优先权:
    申请号 | 申请日 | 专利标题
    JP2011134236||2011-06-16||
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